Устройство управления двухпортовой памятью

) И) ОПИСАНИЕ ИЗОБРЕТ У К АВТОРСКОМ ДЕТЕЛ онни р. Применение для управлен.я ссорные сред 9 6, с. 85-В 6, ровскии Е.М. ссорной измериМикропроцессорные 1987, У 2, с. 83,ГОСУДАРСТВЕННЫЙ НОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯ04 НТ СССР(71) Ленинградское специальноеструкторское бюро по проектировкожгалантерейных, обувных, мехомашин и средств автоматизации(54) УСТРОЙСТВО УПРтовай ПАИЯТЬЮ (57) Изобретение относится к вычислнтельной технике и предназначенодля организации двухпроцессорныхсистем. Цель изобретения - уменьшение времени доступа к памяти. Устройство содержит элементы И 27, 28элементы НЕ 29, ЭО, элементы И 31,32, элемент НЕ 33, элементы И 34,35, триггер 36 арбитража, элементИЛИ 37, коммутаторы 38, 39, элемент НЕ 40, триггеры готовности 4 142, триггер 43 выбора порта, элементы И 44-47, элементы НЕ 48, 49триггер 50 синхронизации, элементыНЕ 51, 52, элементы И 53, 54, элементы НЕ 55, 56. 3 ил.Изобретение относится к вычислительной технике и предназначено для органиэации двухпроцессорных систем, 5Цель изобретения - уменьшение времени доступа к памяти.На фиг.1 приведена структурная схема двухпроцессорной системы с двухпортовой памятью; на фиг,2 структурная схема устройства управления двухпортовой памятью,на фиг.З - временные диаграммы работы устройстна управления.Система содержит первое запоми нающее устройство 1, первое оперативное запоминающее устройство 2, программируемый таймер 3, программируемый контроллер 4 прерываний, клавиатуру 5, программируемый контрол лер б дисплея и клавиатуры, формирователь 7 адреса, первый дешифратор8 адреса, первое программируемое устройство 9 ввода-вывода, второе программируемое устройство 1 О ввода-вывода, дисплей 11, первый микропроцессор 12, первый системный контроллер 13, первый мультиплексор 14 шины данных, устройство 15 синхронизации, регистр 16 готовности, устройство 17 управления двухпортовой памятью, третье оперативное запоминающее устройство 18, мультиплексор 19 шины адреса, второй микропроцессор 20, второй системный контроллер 35 21, второй мультиплексор 22 шины данных, второй дешифратор 23 адреса, второе запоминающее устройство 25 и устройстно 26 последовательного ввода-вынода, 40 25 Устройство управления двухпортовой памятью (фиг.2) содержит первый и второй элементы И 27 и 28,первый и второй элементы НЕ 29 и 30, третий 45 и четвертый элементы И 31 и 32, третий элемент НЕ 33, пятый и шестой элементы И 34 и 35, триггер 36 арбитража, элемент ИЛИ 37, первый и второй коммутаторы 38 и 39, элемент НЕ 40, первый и второй триггеры 41 и 42 готовности, триггер 43 выбора порта, седьмой-десятый элементы И 44-47, пятый и шестой элементы НЕ 48 и 49, триггер 50 синхронизации, седьмой и носьмой элементы НЕ 51 и 52, одиннадцатый и двенадцатый элементы И 53 и 54, девятый и десятый элементы НЕ 55 и 56,Устройство работает следующимобразом.При включении системы сигнал начальной установки от устройства синхронизации через элементы И 34 и 35поступает на К-входы триггеров 4 1 и42 и устанавливает их в нулевое состояниеНа выходах элементов НЕ 51и 52 формируются сигналы готовностивысокого логического уровня, разрешающие работу микропроцессоровсистемы.При отсутствии запросов на обращение к памяти 0-триггеры 43 и 50 устананливаются в единичное состояниепо Б-входу сигналом с выхода коммутатора 38, сигнал с прямого выхода0-триггера 43 разрешает прием запросов по 1- и К-входам в 1 К-триггер 36.При поступлении одного из запросов на обращение к памяти на выходеэлемента И 31 или 32 (фиг.З) формируется высокий логический уровень,который устанавливает в единичноесостояние соответствующей 0-триггер41 или 42,Передним фронтом тактового сигнала системы 1 К-триггер 36 устанавливается в исходное состояние,соответствующее направлению обслуживания микропроцессора, выдавшего запрос,Выходными сигналами триггера 36переключаются коммутаторы 38 и 39,а также мультиплексор шины адресовсистемы сигналом Направление . Высокий логический уровень с элемента И 31 или 32 поступает через коммутатор 38 на Б-входы 0-триггерон43 и 50-, разрешая их переключение.Одновременно при приходе запроса навыходе элемента ИЛИ 37 формируетсянизкий логический уровень, поступающий на 0-вход триггера 43. Заднимфронтом сигнала тактовой частотысистемы 0-триггер 43 устанавливаетсян нулевое состояние, сигнал с егопрямого выхода запрещает дальнейшиепереключения 1 К-триггера 36. Высокийлогический уровень с инверсного выхода триггера 43 поступает на элементы И 53 и 54, на выходе одного изних в зависимости от направленияобслуживания формируется высокий логический уровень, через элемент 55или 56 разрешающий работу соответствуюшего мультиплексора шины данных.1 ч)1 же сица))гг,гержггццы) г) - тр)гг - гером 50 ца 1 период тактовой частоты, разрешает выборку микросхемы памяти сигналом "Выбор ИС ЗУ.При наличии на выходе коммутатора 39 цизкого логического уровня происходит цикл записи, при ега отсутствии - цикл чтения. При этом с инверсного выхода 0-триггера 50 высокий логический уровень поступает на входы элементов И 44 и 45 и на выходе одного из них в зависимости от направления обслуживания формируется высокий логических уровень, поступающий через элемент 48 или 49 и элемент 34 или 35 на вход Р-триггера 41 или 42 и переключающий соответствующий 0-триггер н нулевоесостояние.При ныполцеции запроса низкий логический уровень на выходах элементов НЕ 51 и 52 не формируется, так как триггер 36 установлен в необходимое для обслуживания запроса состояние и работа микропроцессора, выдавшего запрос, не приастанавливается. После выполнения процессором н саответствии с нцутреццим алгоритмамцикла записг или чтения запрос снимается и на соответствующем выходе элемента И 31 или 32 устанавливается низкий логический уровень, поступающий через коммутатор 38 на Б-входы 0-триггеров 43 и 50, переключая их в единичное состояние, что приводит к снятию всех выходц)х сигналов разрешения, 1 К-триггер 36 остается всостоянии, соответствующем направлению абслуженнага запроса,При одновременном поступлении запросов ат двух процессоров (фиг.З) на выходах элементов И 31 и 32 устанавливаются высокие логические уровни, подготавливая тем самым 1 К-триггер 36 к работе в счетном режиме, Передним Фронтом тактового сигнала системы 1 К-триггер 36 переключается, после чего работа всех узлов аналогична описанной для любого из направлений обслуживания. При этом на выходе одного из элементов НЕ 51 или 52 формируется низкий г)агический уро) вень, приостанавливая па входу готовность микропроцессор, который не может быть обслужен в этом цикле абращения.ч6 78 10 15 20 25 30 35 40 45 50 55 61 г)сс выполнения цикла обращения к пал)яти в выбранном напранлении 1 К-триггер 36 переключается тактовым сигналом системы и направление соответствующее ажидак)щему процессору, ца выходах инвертаров 51 и 52 формируется высокий логических уровень, разрешая приостановленному процессору произнести запись или чтение ОЗУв соответствии с внутренним алгоритмом.Формула изобретения Устройство управления двухпортовой памятью, содержащее триггер арбитража, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени доступа к памяти, н него введены двенадцать элементов И, десять элементов НЕ, элемент И(1 И два коммутатора, два триггера готовности, триггер выбора порта и триггер синхронизации, причем первые входы записи и чтения устройства подключены соответственно к перному и второму входам первого элемента И, вторые входы чтения и записи устройства подключены соответственна к первому и второму входам второго элеьгента И, выход первого элемента И через первый элемент НЕ соединен с первым входам третьего элемента И, выход второго элемента И через второй элемент НЕ соединен с первым входом четвертого элемента И, выход третьего элемента И соединен с входом синхронизации первого триггера готовности, первым 1-входам триггера арбитража, первым входом элемснта ИЛИ и первым инФормационным входом первого коммутатора, выход четвертого элемента И соединен с входам синхронизации второго триггера готовности, первым К-вхадам триггера арбитража, вторым входом элемента ИЛИ и вторым информационным входам первого коммутатора, выход которого соединен с входами устанавк1в 1 триггеров выбора порта и с и нхр а ци з а ци:, т а к т а в ьп вх од устройствасоединен через третий элемент Н Е с входами синхронизации триггеров арби т р ажа , выбора порта синхронизациивход нач а зь и о й установки устройства подключен к первым входам пятого и шестого элементов И, выходы которых соединены соответственно с входами сброса первого и второго триггеров готовности , выход элемента ИЛИ черезчетвертый элемент НЕ соединен с0-входом триггера выбора порта, прямой выход которого соединен с вторыми 1-и К-входами триггера арбитража5 и 0-входом триггера синхронизации, прямой выход которого соединен с выходом синхронизации памяти устройства, а инверсный подключен к первым входам седьмого и восьмого элЕментов И, выходы которых через пятый и щестой элементы НЕ соединены с вторыми входами пятого и шестого элементов И соответственно, шина логической единицы устройства подключена к 0-входам первого и второго триггеров готовности, выходы которых соединены соответственно с первыми входами девятого и десятого,элементов И, выходы которых через седьмой и восьмой элементы НЕ соответственно соединены с первым и вторым выходами готовности устройства, инверсный выход триггера выбора порта соединен с первыми входами одиннадцатого идвенадцатого элементов И, выходы которых через девятый и десятый элементы НЕ соответственно соединены с первым и вторым выходами выбора портаустройства, прямой выход триггераарбитража соединен с вторыми входамивосьмого, девятого и двенадцатогоэлементов И, инверсный выход триггера арбитража соединен с вторыми входами седьмого, десятого и одиннадцатого элементов И, выходом задания направления приема адреса устройстваи управляющими входами первого и второго коммутаторов, первый и второйвходы записи устройства соединены спервым и вторым информационными входами второго коммутатора, выход которого соединен с выходом записи устройства, первый и второй входы выборапамяти устройства соединены с вторыми входами третьего и четвертого элементов И соответственно,14906 78 уЯо Тираж 668 Подписноекомитета по изобретениям и открытиям при ГКНТ ССС Москва, Ж, Раушская наб д. 4/5 Заказ 3755/55 НИИПИ Государственно 11303