Устройство для кодирования информационного сигнала и передачи его в первичную цифровую систему связи

СООЗ СОВЕТСКИХ. ОЦИАЛИСТИЧЕСНИХ УБЛИК 4 А ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ЕЗЮЮ 3 зоБеЕтДЕТЕЛЬСТВУ НИЯ(72) И.М.Дворецкий и И.Н.Дриацкий (53) .621.396.97:621.376.037(088.8) (56) Дворецкий И.М., Дриацкий И.Н, Цифровая передача сигналов звукового вещания. М.: Радио и связь, 1987, с. 96-98.МККТТ Зеленая книга, т. 111-4. Рекомендация 1. 41(54) УСТРОЙСТВОД 11 Я КОДИРОВАНИЯ ИНФОРМАЦИОННОГО СИГНА 31 А И ПЕРЕДАЧИ ЕГО В ПЕРВИЧНУЮ ЦИФРОВУЮ СИСТЕМУ СВЯЗИ (57) Изобретение относится к вычислительной технике и технике связи. Его использование для передачи сигналов Р й ил. 9 К АВТОРСНОМУ(504 Н 04 В 1/66, Н звукового вещания в тракте стандартной первичной цифровой системы передачи позволяет повысить помехоустойчивость сигнала. Устройство содержитблок 1 выделения синхросигнала, коммутатор 2 информационного сигнала,делитель 3 частоты, регистр 5 сдвигаи элементы И 8-10, Благодаря введениюделителя 4 частоты, регистров 6,7сдвига, элемента НЕ 11; блока 12 опе"ративной памяти, коммутатора 13 ад"ресных сигналов, формирователя 14адреса считывания и формирователя 15адреса записи в устройстве обеспечивается перемежение октетов с максимально разнесенными символами. инфомационного сигнала. 2 з.п. ф-лы, 4Изобретение относится к вычислительной технике и технике связи и может быть использовано для передачи,например, сигналов звукового вещания(ЗВ) в тракте стайдартной первичнойцифровой системы связи (ПЦСС),Цель изобретения - павьппение помехоустойчивости инАормационного сигнала. 10На Фиг. 1 приведена Аункциональнаясхема устройства; на Аиг. 2 и 3 " примеры выполнения Формирователей адресазаписи и адреса считывания; на Аиг.4 сигнал ПЦСС, объединенный с инАорма" 15ционным сигналом,Устройство (Фиг.1) содержит блок 1выделения синхросигнала, коммутатор 2информационного сигнала, первый и второй делители 3 и 4 частоты, первый - 20третий регистры 5-7 двига, первый -третий элементы И 8-10 элемент НЕ 11блок 12 оперативной памяти, коммутатор 13 адресных сигналов, Аормирователи 14 адреса считывания и 15 адреса Бзаписи, вход 16 инАормационного сигнала, вход 17 сигнала ПЦСС, тактовыйЙход. 18,В основе работы устройства лежитпоканальное объединение источников 30инАормации, при котором общий каналсвязи предоставляется не отдельнымцифровым символам, а октетам симво"лов каждого источника. В конкретнойреализации отсчеты инАормационногосигнала, например сигнала ЗВ, являются десятираэрядными, причем на одинцикл работы ПЦСС (на 32 октета) приходится четыреотсчета сигнала ЗВ,нулевой и шестнадцатый октеты являют" 40ся служебными. Это определяет следую"щее выполнение блоков устройства,Делители 3 и 4 имеют коэААициентделения 8. Регистр 5 сдвига имеет 16разрядов, регистры 6 и 7 - по. шесть. 45Каждый из регистров 5-7 выполняетфункцию выделения каждого шестнадцатого (шестого) импульса, поступающегона его вход. Блок 1 выделения синхро"импульсов служит для привязки работыделителей 3,4 и регистров 5,6 к нулевому и шестнадцатому октетам.Формирователь 15 адреса записи(Фиг,2) содержит двоична-десятичныйсчетчик 19 и двоичный счетчик 20. Выходы разрядов двоична-десятичногосчетчика 19 с нулевого по третий и выходы разрядов двоичного счетчика 20с нулевого по второй образуют выходы 21 Аормирователя 15 с первого по седьмой.формирователь 14 адреса считывания (Фиг. 3) содержит триггер 22, двоичный счетчик 23, суммирующий счетчик 24, вычитающий счетчик 25, коммута" торы 26, выходы 2 (выходы первого четвертого коммутаторов 26 и выходы второго, нулевого и первого разрядов двоичного счетчика 23).Устройство работает следующим об" разом.Входной цифровой сигнал 11 ЦСС поступает на вход 17, информационный сиг" нал (сигнал ЗВ) - на вход 16. В коммутаторе 2 осуществляется временное объединение цифрового сигнала первичной ЦСС с цифровым сигналом от внеш" него источника, например с сигналом ЗВ. При этом сигнал ЗВ вводится в сигнал первичной ЦСС актетами беэ нарушения структуры цикла ПЦСС и с необходимым перемежением символов, осуществляемым в других блоках устройства. Блок 1 выделения синхросигнала осуществляет при обнаружении синхросигнала установку в нулевое состояние де" лителей 3,4 и регистров 5 и 6. Тем самым обеспечивается цикловая синхронизация устройства.Тактовые импульсы поступают на вход 18, Сигналом с инверсного выхода регистра 5 поступление тактовых импульсов прерывается, чем обеспечивается блокировка ввода информации в специальные канальные интервалы цикла ПЦСС (в нулевой и в 16-й канальные интервалы, см. Фиг. 3), Регистр 6 обеспечивает равномерное размещение вводимой информации в сигнале ПЦСС, т,е. максимальное разнесение по времени октетов вводимого сигнала между собой. Сигнал с выхода регистра 6 управляет работой комму" татара 2. При наличии этого управляющего сигнала коммутатор 2 осуществляет замену циАровых символов сигнала ПЦСС на символы внешнего сигнала, поступающие от блока 12 памяти. На вход олока 12 памяти поступает сигнал от внешнего источника, причем за счет управляющего сигнала от регистра 6, подаваемого через элемент НЕ 11, осуществляется блокировка входа блока 12 памяти в интервалы времени, когда выходной сигнал блока 12 памяти вводится в тракт 11 ЦСС, Считывание сигнала из блока 12 памяти осуществ 1483648ляется тактовыми импульсами с выхода элеменга И 8 в интервалы времени, определяемые регистром 6, Запись в блок 12 памяти осуществляется сигна 5 лом с выхода регистра 7. формирователи 14 и 15 адреса считывания и запи" си поочередно подключаются через коммутатор 13 адресных сигналов к адрес" ным входам блока 12 памяти. Наличие этих Формирователей, синхронно и поочередно подключаемых к блоку 12 памяти, обеспечивает необходимое перемежение символов вводимого сигнала, так как порядок записи символов в блок 12 отличается от порядка их считывания. В рассматриваемом устройстве за счет управления работой Фор" мирователей 14 и 15, коммутатора 13 адресных сигналов и блока 12 памяти от регистров 6,7 и делителя 4 реали- зуется октетный ввод внешнего сигнала с максимальным разнесением во времени циАровых символов соседних отсчетов вводимого сигнала. 25формирователь 15 адреса записи (см. Фиг. 2) формирует на адресных выходах упорядоченную двоичную последовательность адресов (0,1,219). При этом нулевой символ входного .сиг- ЗО нала записывается в нулевую ячейку памяти блока 12, первый символ - в первую, второй - во вторую и т.д.формирователь 14 адреса считывания (см. Фиг. 3) Формирует специальную последовательность адресов (0,9,35 20,29,40,49, 60,69, 10, 19,30,39 и т.д.), обеспечивая считывание символов в по" рядке, отличном от порядка записи, При этом обеспечивается максимальное 4 О разнесение символов соседних отсчетов вводимого сигнала без нарушения октетной структуры цикла сигнала ПЦСС,На фиг. 4 показан ввод десятиразрядных отсчетов сигнала звукового 45 вещания. В двух циклах ПЦСС размещается 8 отсчетов сигнала ЗВ (всего 80 символов). Сигнал ЗВ размещается октетами по пять октетов в каждом из двух циклов (всего 10 октетов). В каж О дом октете размещены четыре пары символов разных отсчетов, причем либо только четных, либо нечетных.Пачка ошибок, возникшая в первичном цифровом тракте, не может исказить два соседных отсчета сигнала ЗВ, если длительность пачки меньше или равна 48 символам. Таким образом, достигается увеличение помехоустойчивости по отношению к воздействиюпачек ошибок. формула изобретения 1. Устройство для кодирования информационного сигнала и передачи его в первичную циАровую систему связи, содержащее коммутатор информационного сигнала, первый инАормацион" ный вход которого объединен с входом блока выделения синхросигнала и является первым инАормационным входом устройства, выход блока выделения синхросигнала подключен к входам обнуления первых регистра сдвига и делителя частоты, выход которого соеди" нен с информационным входом первоГо регистра сдвига, инверсный выход которого подключен к первому входу первого элемента И, второй вход которого объединен со счетным входом первого делителя частоты и является тактовым входом устройства, второй элемент И, первый вход которого является вторым инАормационным входом устрой- ства, выход первого элемента И соединен с первым входом третьего элемента И, второй вход которого объединен с управляющим входом коммутатора информационного сигнала, выход которого является выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости инФормационного сигнала, в него введены блок оперативной памяти, коммутатор адресных сигналов, Формирователь адреса записи, формирователь адреса считывания, элемент НЕ, второй и третий регистры сдвига и второй делитель частоты, счетный вход которого объединен с инАормационным входом третьего регистра сдвига и подключен к выходу первого элемента И, выход второго делителя частоты соединен с информационным входом второго регистоа сдвига, вход обнуления которого Объединен с входом обнуления второго делителя частоты и подключен к выходу блока выделения синхросигнала, прямой выход второго регистра сдвига соединен непосредственно и через элемент НЕ соответственно с управляющими входами коммутаторов информационного и адресных сигналов и с вторым входом второго элемента И, выход которого подключен к инйормационному входу блока оперативной памяти, выходкоторого соединен с вторым инАормационным входом коммутатора информационного сигнала, выход третьего регистра сдвига подключен к тактовому входу блока оперативной памяти и входу формирователя адреса записи, выходы которого соединены с соответствующими первыми информационными входами коммутатора адресных сигналов, выход третьего элемента И подключен к уп" равляющему входу блока оперативной памяти и входу Формирователя адреса считывания, выходы которого соединены с соответствующими вторыми информа" ционными входами коммутатора адрес" ных сигналов, выходы которого подключены к соответствующим адресным входам блока оперативной памяти.2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что формирователь адреса записи содержит двоичный счетчик и двоично-десятичный счетчик, вход которого является входом формирователя, а выход переполнения соединен с входом двоичного счетчика, выходы разрядов двоично"десятичного идвоичного счетчиков являются соответствующими выходами. формирователя,3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что формирова"тель адреса считывания содержит двоичный счетчик, суммирующий и вычитающий двоично"десятичные счетчики, ком"мутаторы и триггер, вход которого является входом дрормирователя, а выходподключен к управляющим входам коммутаторов и входу двоичного счетчика,выход переполнения которого соединенс входами суммирующего и вычитающегодвоично-десятичных счетчиков, выходыразрядов которых подключены соответственно к первым и вторым информационным входам соответствующих коммутаторов, выходы которых и выходы разрядов двоичного счетчика являются соответствующими выходами формирова, теля.1483648 и гав а гп пг гц гбач Июотт 7-ийкта )3-й юкка 23-цотел Гб 1 ЯФда 4 Составитель О.Рев Техред Л.Олийнык едактор И.Рыбчен Пож писное ГКНТ СССР изобретениям и открытиям Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г. Ужго Гагарина, 10 Заказ 2853/56 Тираж 626 ВНИИПИ Государственного комитета по 113035, Москва, Ж