Преобразователь кодов

(46) 07,01.89, Бю2 А.П,Стахов формации дл весной форм отрицательн ныи код, Ц устройства 2 формиров ющий сумма преобразов хранени агаемое аллар а ения ивающеготи ПЗУ,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ л.В 1(56) Авторское свидетельство СССРВ 662933, кл. Н 03 М 7/12,. 1977.Авторское свидетельство СССРМ 798800, кл, Н 03 .М 7/12, 1978,(57) Изобретение относится к вычилительной технике и может быть использовано в системах передачи ин я преобразования равноы кода с иррационными ыми основаниями в двоичель изобретения - упрощениУстройство содержит блок ния импульсов, накапливаор 4, счетчик 5 адреса, тель 1 последовательного кода в параллельный, блок 3 двоичных эквивалентов. Пред устройство позволяет снизит турные затраты за счет прим одноступенчатой схемы накал сумматора и уменьшения емко 2 з.н. ф-лы, 1 табл., 3 ил,Изобретение относится к вычислительной технике и может быть ис" пользовано в системах передачи информации для преобразования равновесной формы кода с иррациональными от"5 рицательными основаниями в двоичный код.Целью изобретения является упрощение преобразователя. 10На Фиг.1 приведена функциональная схема преобразователя; на фиг.2 - Функциональная схема преобразователя последовательного кода в параллельный; на фиг.З - блок Формирования импульсов.Преобразователь содержит преобразователь 1 последовательного кода в параллельный, блок 2 Формирования импульсов, блок 3 хранения двоичных эк вивалентов, накапливающий сумматор 4, счетчик 5 адреса, тактовый вход 6, информационный вход 7, вход начальной установки 8, входы и выходы блоков - вход 9 задания режима, выход 10 вто рого старшего разряда, входы 11 и 12 разрядов задания режима, выход 13 первого старшего разряда, адресные входы 14 и 15, выход 16 старших разрядов адреса, выходы разрешения суммирования 17 и сброса 18, вход19, выход 20 преобразователя.Преобразователь 1 содержит вход21 первого разряда, коммутаторы 22"24, сдвиговый регистр 25, триггер26, сдвиговый регистр 27, триггеры28 и 29.Блок 2 Формирования импульсов содержит сумматор 30, элементы И 31 и32, элемент 33 задержки и элемент 40НЕ 34.Устройство работает следующим образом.По сигналу начальной установкии по приходу переднего Фронта первого тактирующего импульса исходныйп-разрядный код с иррациональными отрицательными основаниями (ИОО) повходу 7 заносится в регистры 25 и 27и одновременно происходит установкав нулевое состояние накапливающегосумматора 4 и счетчика 5 адреса, Навыходах 10 и 13 появляется значениеп-го и (и)-го разрядов входногокода с ИОО, которые поступают соответственно на входы 11 и 12 блока 2формирования импульсов, а также поступают,соответственно на первый и . второй входы сумматора 30 по модулю два (фиг.3)и на первый и второйвходы элемента И 32 блока 2 формирования импульсов, на третий входэлемента И 32 через элемент 33 за"держки блока 2 формирования импульсов поступает тактирующий сигнал.Элемент 33 задержки задерживает тактирующий сигнал на время, необходимое для переключения триггеров преобразователя 1.Если а= 1 и а .,= 1 (фиг,З),то на выходе второго элемента И 32блока 2 формирования импульсов появляется единичный сигнал, который поступает на выход 18 блока 2 формирования импульсов и на установочный вход19 преобразователя 1. По этому.сигналу (Фиг.2) происходит установка триггера 26 и триггера 29 в нулевое состояние и установка в единичное состояние триггера 28, т.е. старшие разряды входной кодовой посылки принимают следующие значения: а= О,а , = О, а = 1. Таким образом осуществляется операция свертки.В зависимости от установившегося .кода адреса блока 3 на его выходепоявляется двоичный эквивалент весадвух разрядов (аи а ,) кода с ИОО(таблица), который поступает на соответствующие входы накапливающего сумматора 4. Если старшие разряды аиа , входной и-разрядной кодовой посылки с ИОО (Фиг.З) не равны единице(аа .Ф 11) и не равны нулю(аа , Ф 00), то на выходе 17 блока2 Формирования импульсов появляетсяимпульс, который поступает на входнакапливающего сумматора 4./Двоичные эквиваленты весов 8-разрядного кода с ИОО представлены втаблице,Происходит сложение содержимогонакапливающего сумматора 4 с информацией на его информационных входах,Если аа= 11 или аа= 00, тосодержимое накапливающего сумматора4 в данном такте преобразования неизменяется. На этом заканчиваетсяпервый такт преобразования,По приходу переднего Фронта следующего тактирующего импульса происходит сдвиг на два разряда содержимого регистров 25 и 27, счетчик 5 адреса изменяет свое состояние на единицу. Далее процесс преобразованияповторяется, так и на первом тактепреобразования.3 1450112Для преобразования и-раэрядной входной кодовой посылки необходимо п 2 тактов преобразования, так как преобразование входной и-разрядной кодовой посылки с ИОО осуществляется по два разряда на каждом такте преобразования.При записи входной и-разрядной кодовой посылки с ИОО преобразователь 1 (фиг,2) независимо от эначе" ния первого разряда, который являет" ся младшим разрядом а, входной и- разрядной кодовой посылки с ИОО, на первый информационный вход сдвигового регистра 25 поступает уровень логического "О", поскольку вес младшего разряда и-разрядной кодовой посылки с ИОО равен "О". Это привопит к тому, что на последнем такте преобразования не возникает комбинация аа= 11, которая требует выполнения операции свертки.По окончании преобразования результат преобразования находится в накапливающем сумматоре 4. 45 50 55 Формула изобретения 1. Преобразователь кодов, содержащий преобразователь последовательного кода в параллельный, счетчик адреса, блок хранения двоичных эквивалентов и накапливающий сумматор, выход которого соединен с выходом преобразователя, информационный вход которого соединен с информационным , входом преобразователя последовательного кода в параллельный, вход задания режима которого соедйнен с входом начальной установки преобразователя и входом установки в "О" счетчика адреса, выход которого соединен с входом старших разрядов адреса блока хранения двоичных эквивалентов, выход которого соединен с информационным входом накапливающего сумматора, о т л и ч а ю щ и й" с я тем, что, с целью упрощения, он содержит блок формирования импульсов, вход задания режима которого соединен с выходом преобразователя последовательного кода в параллельный, установочный вход которого соединен с вы" ходом сброса блока формирования импульсов, выход разрешения суммирова" ния которого соединен с входом синхронизации накапливающего сумматора, вход установки в "О" которого соеди 5 10 15 20 25 30 35 40 нен с вхолом начальной установки преобразователя, тактовый вход которого соединен со счетным входом счетчика адреса, тактовым входом блока формирования импульсов и входом синхронизации преобразователя последовательного кода в параллельный, выход старшего разряда которого соединен с входом младшего разряда адреса блока хранения двоичных эквивалентов.2. Преобразователь по п,1, о т - л и ч а ю щ и .й с я тем, что преобразователь последовательного кода в параллельный содержит три коммутатора, три триггера, два сдвиговых регистра, причем информационные входы нечетных разрядов с третьего по (и)-й блока хранения, где и-разрядность входного кода, соединены с информационными входами соответственно с второго по (и)/2 разрядов первого сдвигового регистра, информационный вход первого разряда. которого соединен с входом ло ического нуля, информационные входы (п)-го, (и)-го и и-го разрядов преобразователя соединены с первыми информационными входами соответственно первого, второго и третьего коммутаторов, вторые информационные входы которых соединены соответственно с последовательным выходом первого сдвигового регистра, последовательным выходом второго сдвигового регистра и выходом первого триггера, вход установки в "1" которого соединен с входами установки в 0 второго и третьего триггеров и входом установки преобразователя, вход синхронизации которого соединен с входами синхронизации с первого по третийтриггеров и входами сдвига первого и второго сдвиговых регистров, информационные входы четных разрядов с второго по (и)-й преобразователя соединены с информационными входами соответственно с первого по (и) /2 второго сдвигового регистра, выходы второго и третьего триггеров соединены с выходом преобразователя, причем выход третьего триггера является выходом старшего разряда преобразователя, вход задания режима которого соединен с управляющим входами комму" таторов и установочными входами сдвиговых регистров,3. Преобразователь по п.1, о т л и ч а ю щ и й с я тем, что блок1450112 формирования импульсов содержит сумматор по модулю два, два элемента И, элемент НЕ и элемент задержки, причем входы первого и второго разрядов задания режима блока формирования им 5 пульсов соединены с соответствующими входами сумматора по модулю два и первого элемента И, третий вход которого соединен с выходом элемента 1 О задержки и входом элемента НЕ, выхол которого соединен с первым входомвторого элемента И, второй вход ивыход которого соединены соответственно с выходом сумматора по модулюдва и выходом разрешения суммирования блока формирования импульсов, выход сброса и тактовый вход которогосоединены соответственно с выходомпервого элемента И и входом элементазадержки,Адрес ВесакодасИОО Входы блока хранения двоичных экви- валентов Выходы блока хранения двоичных эквивалентов.Волков оррек едакт аказ 6976 55 одписное Производственно-полиграфическое предприятие, г. Ужгород, ул ектная,НИИПИ Государственно 11303