Контроллер динамического оперативного запоминающего устройства

СОЮЗ СОВЕТСКИХСООИАЛИСТИЧЕСКИХ 42995 РЕСПУБЛИК 6 Е 13/00 НИЯ ИЗОБР ОЛИС ТЕЛЬСТВУ АВТОРСКОМУ С Н ТРОЛЛЕЗАПОМИНобретентехникорным уОЗУ. Целункционпользов ТИВНОГ (57) И тельно процес ки ие счет и ждущем ежиме. ОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(56) Козевич О.П, и др. Применение динамических ОЗУ в микропроцессорных системах. - Вопросы радиоэлектроники Сер. ЭВТ, 1981, вып, 2, с. 63-68.Еремин 3),А Морозов А.Г. Контрол лер динамического ОЗУ для микропроцессорных устройств. - Микропроцессорные средства и системы, 1986, 9 3, с. 75-77, рис. 1,2. ДИНАМИЧЕСКОГО ОПЕРААИЩЕГО УСТРОЙСТВА ие относится к вычислиа именно к микротройствам с динамиь изобретения - расшильных возможностей за ния контроллера в Контроллер содержит первый, второй и третий элементы ИЛИ-НЕ, дешифратор управляющих сиг 4 налов, триггер обращениярегенерации элемент ИЛИ, одновибратор, три зле мента НЕ, счетчик вдресов регенера. ции, коммутатор адреса, Новым в контроллере является введение второго и третьего элементов ИЛИ и элемента И. Контроллер реализует обращения к ОЗУ в режимах чтения и записи и периодической регенерации инфор мации ОЗУ, При этом регенерация обеспечивается в обычном режиме вьгполнения программы, состояниях ОЖИДАНИЕ и ОСТАНОВ микропроцессорного устройства и состоянии блокировки обращений к ОЗУ. Период регенерации, в котором количество циклов регене рации равно количеству обращений к ОЗУ, зависит от конкретной программы Частота регенерации снижается более чем на порядок, значительно уменьшая мощность, затрачиваемую на регенерацию. 2 ип.Изобретение относится к вычислительной технике, а именно к микропроцессорным устройствам с динамическим ОЗУ,Цель изобретения - расширениефункциональных возможностей за счетиспользования контроллера в ждущемрежиме,На фиг.1 приведена функциональнаясхема контроллера динамического ОЗУ:ча фиг.2 - временная диаграмма работы контроллера,Контроллер (фиг,1) содержит первый 1, второй 2 и третий 3 элементыИЛИ-НЕ, первый 4, второй 5 и третий6 элементы ИЛИ, триггер 7 обращениярегенерации, одновибратор 8, первый9, второй 1 О и третий 11 элементы НЕ,счетчик 12 адресов регенерации, комму 2 Отатор 13 адреса, дешифратор 14 управ,пяющих сигналов, элемент И 15.Контроллер предназначен для реализации обращений к ОЗУ в режимах чтения и записи и периодической регенеоации информации ОЗУ, При этом регенерация обеспечивается в обычномрежиме выполнения программы и в состояниях Ожидание и Останов микропроцессорного устройства, 3 ОРассмотрим работу контроллера восновном режиме - выполнение программы характеризующемся отсутствиемсигналов Ожидание" и Блокировка"(фиг,2). До поступления сигнала "Дтение или "Запись" на входе об осатриггера 7 - низкий уровень вследствие чего на входе записи счетчика 12 ВЫСОКИЙ УРОВЕНЬ, РаЗРЕ 11 аЮЩчй тал тЧРОванне счетчика при условии посту 1 ц 1 е Ония на синхровход счетчика 12 тактового сигнала Ф 2, На первый управляющий вход коммутатора 13 поступаетнизкий уровень с прямого выхода тр;лгера 7, поэтому адрес прсдь 1 дущейрегенерированной строки 1+1 будетпоступать через коммутатор 13 навыходы разрядов адреса АОА 6 ОЗУустройства. Одновременно высок 12 йуровень с инверсного выхода три."гера 5 О7, поступая на тре гий управляющийвход дешифратора 14 и на вход зле"мента ИЛИ-НЕ 3, запрещает формирование дешифратором 14 сигналов стробаадреса столбцов САБ и разрешения 55записи Ю .С поступлением сигнала Дтени-или "Зап 2 лсь" тактовый сигнал Ф 2 че. рез элемент И 15 поступает на синхровход счетчика 12, в результате чего счетчик переключается и на информационных входах третьей группы коммутатора 13 появляется адрес следующей, (2.+2)-й строки, подлежащей регенерации. Поскольку тактовый сигнал Ф 2 одновременно поступает на синхровход триггера 7, последний переключается, вследствие чего:на первый управляющий вход комму;атора 13 поступает высокий уровень, тем самым запрещая прохождение на группу выходов коммутатора 13 адрес следующей регенерируемой строки и разрешая прохождение на группу выхо,цов коммутатора 13 младших (АОА 6) или старших (А 7 А 13) разрядов адреса ОЗУ, поступающих соответственно на первую и вторую группы входов коммутатора 13;запускается одновибратор 8, на выходе которого появляется положительный имгульс, после его инверсии на 1 торой управляющий вход коммутатор:; 3 поступает отрицательны 1",мну;.1; з результате чего на выхо, коммута тора 13 проходят разряды адреса АОА 6 от микропроцессорного устройства (фиг.2, И - младшие разряды);на вход записи счетчика 12 через элемент НЕ 10 поступает отрицательный уровень, посредством которого техущее состояние группы выходов счетчика 12, т,е. адрес строки ь 2,. запоминается в счетчике 12;на третий управляющий вход пеп 1 ла 2 2 а тора4 постгпает паз;2 еша 2 ",.;й отрицательный уровеньна первый вход элемента ИЛИ-НЕ 3 поступает отрицательнь 2 й уровеньПо окончании действия вь.ход.ог". игнала од 12 овибратор чсигна 1 ба адреса строк (БАБ) поступает 1 л. одноименный вход ОЗУ. После з;.-рп"- ки на элементе НЕ 11 на второй управ" ляющий вход коммутатора 13 поступает 11 оложительный уровень, в ре.:.,",1 ьта 2 е чего на выход коммутатора .3 прок, цят разряды А 7 А 13 от м 1 лкропроце 1 сорного устройства ,фиг.2, С стар.- шие разряды).По окончании действия сигнала Ф 2 на первой группе выходов дешифратора 14 появляется один из сигналов стро- ,2 адреса столбцов С.,2в зависимости от начения разрядовращение на единицу, а едновибратор8 формирует сигнал КАЯ, Триггер 7находится в состоянии блокировкиобращения и разрешения регенерации,соответствующем низкому уровню напервом вь,ходе триггера 7,Состояние Ожидание микропроцессор.-го устройства в отличие от состоякОстанов характеризуетсяи 11отсутствием снятия сигнала Чтениеили "Запись", Благодаря связи элемента ИЛИ 6 с сигналом "Ожидание" вконтроллере циклы регенерации происходят без помех. В отличие от данных, находящихся в ОЗУ, управляющая программа микропроцессорного устройства обычно располагается в ПЗУ, При обращении к ПЗУ для выборки команды микропроцессорное устройство вырабатывает сигнал "Блокировка", запрещающий обращение к ОЗУ блокировкой сигнала "Чтение" или Запись . В представленном контроллере регенерация ОЗУ при блокировке обращений к нему также блокирована,Формула изобретения Контроллер динамического оперативного запоминающего устройства, содержащий три элемента ИЛИ-НЕ, дешифратор управляющих сигналов, триггер обращения регенерации, первый элемент ИЛИ, одновибратор, три элемента НЕ, счетчик адресов регенерации и коммутатор адреса, информационные входы первой и второй групп которого соединены с входами первой и второй групп разрядов адреса контроллера соответственно, вход Чтение которого соединен , с первым входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ-НЕ и входом первого элемента НЕ, выход которого соединен с первым управляювим входом дешифратора управляющих сигналов, второй управляющий вход которого соединен с.выходом третьего элемента ИЛИ-НЕ, первый вход которого соединен с третьим управляющим входом дешифратора управляющих сигналов, с инверсным выходом и информационным входом триггера обращения регенерации, прямой выход 3 144299 адреса А 14 и А 15 микропроцессорного устройства, На этом заканчивается обращение к ОЗУ в режиме чтения.Если обращение к ОЗУ происходит в режиме записи, то на первый вход дешифратора 14 поступает отрицательный уровень, поэтому по окончании действия сигнала Ф 2 на второй группе выходов дешифратора 14 появляется один из сигналов разрешения записи ИЕОЮЗ в зависимости от значения А 14 и А 15, Вместе с ранее сформированными сигналами ВАБ и САЯ они обеспечивают поступление к соответ ствующим входам ОЗУ всей номенклатуры управляющих сигналов в режиме записи.Передним фронтом следующего сигнала Ф 2 триггер 7 вновь переклю чается, и на его выходе восстанавливается низкий уровень, в результате чего:на первый управляющий вход комму= татора 13 поступает низкий уровень, 25 вследствие чего на его выход проходит адрес регенерируемой строки 1+2, находившейся на выходах счетчика 12; благодаря задержке на элементе НЕ 10, переключения счетчика 30 12 на адрес следующей регенерируемой строки 1.+3 не будет;на третий управляющий вход дешифратора 14 и первый вход элемента ИЛИНЕ 3 поступает высокий уровень, тем самым блокируя формирование сигналов САБ и ИЕ, не нужных в циклах регенерации.Этот же передний фронт сигнала Ф 2 запускает одновибратор 8, вследствие 40 чего на соответствующий выход поступает сигнал ВАЯ, необходимый как при обращениях к ОЗУ, так и при его регенерации,Следующий цикл регенерации в опи сываемом режиме выполнения программы происходит идентично после следующего обращения к ОЗУ для чтения или записи.Регенерация ОЗУ с тактовой частотой микропроцессорного устройства в 50 контроллере осуществляется в состояниях Олмдание" и "Останов, характерных наличием сигнала "Отдание. В этом случае (фиг. 1 и 2) сигнал Ф 2 присутствует на выходе элемента 55 И 15 все время, пока сигнал "Ожиданиеп имеет высокий уровень. Поэтому по каждому переднему фронту Ф 2 группа вь,ходов счетчика 12 получает при 1442995которого соединен с первым управляющим входом коммутатора адреса и входом второго элемента НЕ, информационные входы третьей и четвертойгрупп которого соединены с информационными входами и выходами счетчикаадресов регенерации, вход записикоторого соединен с выходом второгоэлемента НЕ, входы третьей группыразрядов адреса контроллера соедине "ны с первым и вторым информационными входами дешифратора управляющихсигналов, выходы первой и второйгрупп которого соединены соответственно с выходами сигнала стробаадреса столбцов и сигнала разрешениязаписи контроллера, выход сигналастроба адреса строк которого соединен с выходом одновибратора и входомтретьего элемента НЕ, выход которогосоединен с вторым управляющим входомкоммутатора адреса, выход которогосоединен с выходом разрядов адресаОЗУ контроллера, вход Запись которого соединен с первым входом второго элемента ИЛИ-НЕ, о т л и ч а ю -щ и й с я тем, что, с целью расширения функциональных воэможностейза счет использования контроллерав ждущем режиме, в него введены второй и третий элементы ИЛИ и элементИ, причем первый вход второго элемент та ИЛИ соединен с входом "Блокировка"контроллера, вход Ожидание которо го соединен с вторым входом второгоэлемента ИЛИ и первым входом третьегоэлемента ИЛИ, второй вход которогосоединен с выходом первого элементаИЛИ и входом сброса триггера обраще ния регенерации, синхровход которого соединен со счетным входом счетчика адресов регенерации, входом одновибратора, четвертым управляющимвходом дешифратора управляющих сигналов, вторым входом третьего элемента ИЛИ-НЕ и выходом элемента И,первый и второй входы которого соеди.иены соответственно с выходом третьего элемента ИЛИ и тактовым входом 25контроллера, выход второго элементаИЛИ соединен с вторыми входами перво и второго элементов ИЛИ-НЕ .Составитель Е.МурзинаТехред М.Ходанич Корректор Л.Пилипенко писноемитета ССС открытии я наб , д. 4/5 Производственно-полиграфическое предприятие, г, Ужгород, у ектная,Редактор В.Пет Заказ 6386/46 Тираж 104 ВПИИПИ Государстве по делам изобре 035, Москва, Ж, ого к нии и аушск