@ -канальный формирователь последовательности импульсов

)25047 ство СССР23/00, 1984 ОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(46) 23.04.87. Бюл. У (72) П,Н. Смирнов (53) 621,374.32 (088, (56) Патент Франции Р кл. Н 03 К 5/15, 1982Авторское свидетел У 1200417, кл. Н 03 К АЛЬНЫИ ФОРМИРОВАТЕЛЬ ПОЬНОСТИ ИМПУЛЬСОВетение может быть испольстройствах автоматики и ки. Цель изобретения - раснкциональных возможностейФормирователь содержит ий блок 1 с Б выходами и сдвига. Выполнение последсивным и соединение входа разряда регистра 3 сдвига выходом запоминающего бло(54) Б-КАН(57) Изобр3 овано В утелемеханиширение фуустройствазапоминающрегистр 3него реверпоследнегос (И+2)-мка 1 расшимых выходи4 табл, 2 яют количество формир и последовательностейдовательности с четырех выходов для определенности будем считать, что выходная последовательность имеет вид, представленный в табл,3.Для этого содержимое ячеек памяти блока 1 должно соответствовать табл.4, построенной с учетом того, что первый разряд при двоичном представлении числа в ячейке расположен слева, всего имеется в каждом слове 6 разрядов, т.е, И+1-й разряд - 5-й разряд и И+2-й разряд - шестой, разряд выхода запоминающего блока, Б табл,4 записанное число представлено в восьмеричной форме 130584Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и телемеханики.Цель изобретения - расширение функциональных возможностей путем расширения количества формируемых выходных последовательностей.На фиг. 1 приведены электрическая функциональная схема устройства; на 10 фиг. 2 - временные диаграммы, поясняющие работу устройстваМ-канальный формирователь последовательности импульсов (фиг,1) имеет в своем составе запоминающий блок 1, 15 И выходов которого являются выходами 2 И-канального формирователя последовательности импульсов, регистр 3 сдвига, выходы разрядов которого соединены с соответствующими адресными вхо- Ю дами запоминающего блока 1, а его первый 4 и второй 5 входы соединены соответственно с первым 6 и вторым 7 входами всего устройства, вход 8 первого разряда регистра 3 сдвига соеди-нен с выходом 9 И+1-го разряда запоминающего блока 1, вход 10 последнего разряда регистра 3 сдвига соединен с И+2-м выходом 11 запоминающего блока 1. 30Устройство работает спедующим образом.В устройстве применен реверсивный регистр 3 сдвига, направление сдвига информации в котором зависит от зна чения сигнала на его первом входе. Для определенности предположим, что при единичном сигнале на его нервом входе регистр 3 сдвигает информацию вправо, т.е. от первого разряда к 40 последнему. При нулевом сигнале на его первом входе регистр 3 сдвигает информацию влево, т,е. от последнего разряда к первому. Сдвиг информации производится по тактовым сигналам, 45 подаваемым на его второй вход.Для формирования реверсивной последовательности выходных сигналов необходимо предусмотреть "остановку" регистра, что в предлагаемом устрой стве достигается выбором определенных начального и конечного состояний, Поскольку в предлагаемом устройстве не предусмотрены специальные элементы для прекращения поступления так товых сигналов на второй вход регистра 3, начальным и конечным его состояниями могут быть только состояния "Все нули" или "Все единицы". 5 2Для определенности предположим, что при сдвиге вправо начальным состоянием будет "Все нули", а при сдвиге влево - "Все единицы".Работу устройства рассмотрим при использовании четырехразрядного реверсивного регистра 3 сдвига.Среди всех возможных переходов из состояния 0000 в состояние 1111 выберем один из наиболее длинных, а именно - переход через следующую последовательность состояний; 0000- 1000 - 0100 - 0010 - 1001 - 1100 - 0110 - 1011 - 0101 - 1010 - 1101 1110 - 1111, Выбранная последовательность переходов может быть получена из анализа дерева всех возможных переходов из состояния 0000 путем сдвига предыдущего состояния регистра и формирования на его входе логического "Оч или 1.Выбранная последовательность переходов означает, что в И+1-й разряд запоминающего блока 1 по адресам, соответствующим вышеприведенной последовательности кодов, должны быть записаны состояния левого разряда каждого последующего слова, т,е. кодировка И+ 1-го разряда запоминающего блока 1 должна соответствовать табл. 1.При формировании инверсной последовательности выходных кодов требуется пройти вышеописанную последовательность адресов в обратном порядке. Для этого необходимо, чтобы в И+2-й разряд запоминающего блока 1 были бы записаны значения кодов обратной связи, представленные в табл. 2.При формировании выходной послеРабота устройства поясняется временной диаграммой, представленной на фиг.2, где с 1 - входная последовательность тактовых сигналов на второмвходе 7 устройства, Б - состояние входа управления режимом работы регистра 3 сдвига, т.е. на его первом входе, В - запись текущего значения адреса (левый разряд сверху) 13 , е 5 и Ж - значения выходных сигналов спервого, второго, третьего и четвертого выходов 2 соответственно.Предположим, что начальное состояние устройства характеризуется наличием низкого потенциала на втором входе 5 регистра сдвига, В этом случае регистр 3 сдвига работает в режиме сдвига влево, т.е, в режиме сдвига от последнего разряда к первому, Допустим, что регистр 3 находится в состоянии 0000, Как следует изтабл, 4, в ячейке памяти с адресом "0" записано число 02 (восьмеричная запись), что соответствует двоичному представлению 000010, т.е, в И+1 в разряде (И=4) находится " 1" и в И+2-м находится "0". Поскольку регистр 3 работает в режиме сдвигавлево, в последний разряд по тактам на первом входе записывается состояние "0 и, несмотря на то, что регистр 3 сдвигает информацию, его выходное состояние не изменяется, т,е. состояние 0000 является устойчивым.Допустим, что в некоторый моментвремени , (фиг.2 о) на первый вход регистра 3 сдвига приходит высокийпотенциал, т.е. регистр 3 переключается в режим сдвига вправо. Посколь ку в И+1-м разряде записана "1", по первому после прихода сигнала на первый вход тактовому импульсу на втором входе регистр 3 принимает состояние 1000, что соответствует под 40 ключению к выходам устройстван ячейки памяти с адресом 1 , где согласно табл.4 записано 00, что соответствует отсутствию сигналов на всех выходах устройства. По приходу45 следующего тактового импульса в первый разряд регистра записывается состояние 0100, так как произошел сдвиг на один разряд вправо с записью 0 в первый разряд регистра, т.е.50 на выходе 2 устройства появляются сигналы из ячейки запоминающего блока 1 с адресом "2", где согласно табл.4 записано число 40, что соот 55 ветствует появлению высокого потенциала на первом выходе устройства (фиг.2 г). В этот момент на И+1-м выходе запоминающего блока 1 имеется потенциал логического нуля, т.е.по следующему тактовому импульсу врегистр 3 запишется состояние 0010,т.е, к выходу устройства подключена ячейка памяти с числом 42, что соответствует наличию логической единицы на нервом и И+1-м выходах запоминающего блока 1. По следующемутакту в первый разряд регистра 3 записывается единица и с учетом сдвига на один разряд регистр принимаетсостояние 1001, т.е. к выходам запоминающего блока 1 подключается ячейка с адресом "9". В ячейке по этомуадресу согласно табл.4 записаночисло 42, что соответствует отсутствию изменения состояния выходовзапоминающего блока 1. Однако по следующему входному тактовому импульсув регистре 3 записано состояние 1100,т.е, адрес 3, где записано число61, что соответствует появлению высокого потенциала на втором выходеустройства(фиг.2 8 ), В ячейке садресом "3" в И+1 в разряде записано состояние "0", т,е. по следующемутакту он переходит в состояние 0110или "б" и соответственно к выходузапоминающего блока 1 подключенашестая ячейка с содержимым 62 и такдалее. В моменты времени, соответствующие подключению к выходам запоминающего блока 1 ячеек с адресамисоответственно "5" и " 15", происходят изменения на соответственно третьем и четвертом выходах формирователяимпульсов С и с (фиг.2 т, ) соответственно,При достижении регистром сдвигасостояния 1111 и неизменном, состоянии на его первом входе к выходу устройства подключена ячейка памяти садресом " 15", где записано число 76,что соответствует наличию логическойединицы на входе первого и логического нуля на входе последнего разрядарегистра сдвига. До тех пор, пока состояние управляющего сигнала на первом входе регистра 3 сдвига не изменится, не изменяется и его выходноесостояние, поскольку на его первыйразряд подается высокий потенциал,и, несмотря на то, что регистр сдвигает информацию, его состояние остается 1111, т.е. это состояние устройства устойчиво,При приходе на первый вход регистра 3 сдвига низкого потенциала он из1303 Я/с 3 формула изобретения И-канальньй сЪормиронатесь последовательнсэсти импульсов соде.ржаний запомццающцй блок, И вытсодов котороГо яц 3 слится ныхоцаии Е - канального табпнса 19 ( 1 О1123)15 г 13 3 5 Сод ео Вс 5 моеЯ+1"горазряда О О С 1 1 1 1 х 1 1 1 к О х 1 П 13 нмечацтссВ, Знах х оаначает В что олове по данному адресу не непользуетея Т аблОРес 10 .2 31 5 /6 1 (В 9 1011.131.,одет 3 жнмое5+2- го С С С 1 О 1 С 1 х С разряда Га блиц а 3 Быходс с 3 й Такт сигца."сразряда О )23 /.1д 1В 9 ) О 1 1 20 0 1 1 1 1 1 0 0 0 О 0 1 1 1 О 0 0 О 0 0 О 0 О 0 О О 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1-го 2-го 3-го Й-го Таблица Апы" 0 1/( 3/3 .5 6 Б 91 О1112 1 13 Е 15 Содержи"мое 02 00 ЬОО 61 32 73 62 73;сх ;2 63 72 хх 60 хх меняет режим своей работы и начинаетработать как регистр со сдвигом влево, что по первому входному импульсуна втором его входе приводит к пере-.ходу регистра 3 из состояния 1111 нсостояние 1110 и при приходе последующих тактоных импульсов регистр3 сдвига проходит нсе свои состоянияв обратном порядке, что позволяесформировать "инверсную выходную по-Оследонательность. формирователя последовательности импульсов, регистр сдвига, выходы разрядов которого соединены с соответствующими адресными входами запоминающего блока, а его первый и второйвходы являются соотнетственно первыми вторым входами формирователя, входпервого разряда регистра сдвига соединен с выходом (И+1)-го разрядазапоминающего блока, о т л и ч а ющ и й с я тем, что, с целью расширения функциональных возможностейпутем рас 1 яирения количества формируемьгх выходных последовательностей,вход поспеднего разряда регистра сдвига соединен с с,3+2)-м выходом запоминающего блока, причем, регистр сдвига выполнен ренер 3 сннным,Редактор Т. Соколова Корректор М. Демчик Заказ 1465/55 Тираж 902 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5