Устройство управления распределением оперативной памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХ СПУБЛИ 2 00 Ц) 1 ЙЦ Щ ОПИСАНИЕ ИЗОБРЕТЕНИ 1) 386 2) 12.6) 23 иональных возможност и устроиства зтребуемого разоперативной ржит первыи 8) танин У лик. 19 ьство С 3/02, 1 амяти, коммудешифраторы,1405496,5. генератор имой и третий релементы И, бло-блоков элеров, бло 83 ПРЕДЕки эле- брете- выделе- внению ние изо ь время ния позволяет сократ ния оперативной памя ыч и к устЦельюие функп ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ТОРСКОМУ СВИДЕТЕЛЬСТ 6344/24-2403.8503.87. Вюл,(54) УСТРОЙСТВО УПРАВЛЕНИЯ РАЛЕНИЕМ ОПЕРАТИВНОЙ ПАМЯТИ(57) Изобретение относится клительной технике, в частносройствам управления памятью.изобретения является расшире-счет выделения первоймера свободной областипамяти, Устройство содвторой счетчики, блоктатор, первый и второйсумматор, вычислитель пульсов, первый, втор гистры, элементыИЛИ, эки элементов И, группьментов И, блок регистментов ИЛИ. Использова с программнои реализациеи соответствующего процесса. 1 ил.1298 754 2занятых областей памяти, начиная с адреса некоторой свободной области.В исходном состоянии триггеры 17 и 18, регистры 11 и 13, счетчик 2 обнулены, в регистрах 20 хранятся коды начальных адресов свободных кусков оперативной памяти, в регистрах 37 - коды соответствующих им размеров, в регистре 12 хранится код минимальной области .свободной памяти (если остаток свободной оперативной памяти равен или меньше его, то он принимает значение,равное нулю),Первоначально триггер 17 устанавливается в единичное состояние сиг. налом по входу 42 устройства, по входу 44 в регистр 11 заносится код размера оперативной памяти, требуемый для выполнения программы в текущий момент:времени.При этом импульсы с генератора 10 поступают на счетный вход счетчика 2 и разрешается последовательный анализ свободных областей оперативной памяти: код размера "й (х1,п) области памяти через коммутатор 4 поступает на второй вход элемента 15 сравнения,на первый вход которого поступает код из регистра 11. Если код размера х-й области памяти превьппает или равен требуемому (из регистра 11), то на выходе элемента 15 сравнения появляется единичный сигнал, обнуля,ет триггер 17 регистр 11 и счетчик 2, ,поступает на выход 47 устройства (свидетельствует об успешном окон" чании его работы), разрешает выдачу на выход 50 устройства кода начального адреса .-й выделенной области свободной памяти из 1-го регистра 20 и поступление на вход уменьшаемого вычитателя 8 кода размера х-й выде" ленной области памяти. 50Устройство работает следующим образом,Изобретение отноСится к вычислительной технике, в частности к устройствам управления памятью.Цель изобретения - расширениефункциональных возможностей устройства за счет выделения первой требуемого размера свободной области оперативной памяти.На чертеже представлена схема уст.ройства управления распределением 10оперативной памяти,Устройство содержит второй и первый счетчики 1 и 2, блок 3 памяти,коммутатор 4, первый и второй дешифраторы 5 и 6, формирователь 7 импульсов, вычитатель 8, .сумматор 9,генератор 10 импульсов, первый, второй и третий регистры 11-13, первый,второй и третий элементы 14-16 сравнения, первый и второй триггеры 17и 18, первый элемент ИЛИ 19, первыйблок регистров 20, первый и второйблоки ИЛИ 21 и 22 элементов, первыйи второй элементы И 23 и 24, первый,25второй, третий четвертый 1 пятый ишестой блоки 25-30 элементов И, первую, вторую, третью и четвертую группы блоков 31-34 элементов И, второйэлемент ИЛИ 35, седьмой блок 36 элементов И, второй блок регистров 37, 30пятую группу блоков 38 элементов И,третий блок 39 элементов ИЛИ, входыкодов размеров 40 и начальных адресов41 свободных областей оперативнойпамяти, установочный вход 42, вход 3543 сброса, входы кода требуемого 44и минимального 45 размера оперативнойпамяти, входы 46 коррекции, выход 47сигнала успешного окончания поискасвободной области оперативной памяти, 40выходы 48 кода начального адресасвободнойобласти памяти после обслуживания запроса на выделение требуемой области, выход 49 сигнала выделения совокупности свободных областей оперативной памяти, выходы кодовначального адреса запрошенной области 50 и выделенной совокупности областей 51 оперативной памяти. Оно обеспечивает выделение первой подходящеи свободной области оперативной памяти для запроса требуемого размера. Если такой области в данный момент нет, то устройство выделяет совокупность ("пирог") свободных и Вычитатель 8 вычитает из кода 1"й выделенной области памяти код требуемой области памяти (из регистра 11), разность поступает на второй вход элемента 14 сравнения, на первый вход которого поступает код из регистра 12, Если код разности из вычитателя 8 превышает или равен коду из регистра 12, то на выходе элемента 14 сравнения появляется сигнал, который разрешает запись кода разности из вычи"тателя 8 в 1-й регистр 37, Если на выходе элемента 14 сравнения сигнал отсутствует, то -й регистр 37 обнуляется. На этом работа устройства вслучае, если существует свободнаяобласть оперативной памяти требуемого размера, заканчивается, Операционная система периодически корректирует содержимое блока 3 памяти ирегистров 20.Если свободной области памятитребуемого размера в вычислительномкомплексе в данный момент нет, тоустройство Выделяет совокупность 10("пирог") свободных и занятых областей памяти, начиная с адреса некоторой свободной области памяти. В счетчике 1 хранится код номера свободнойобласти памяти, начиная с которого 15выделяется "пирог" при предшествующей данной работе устройства. По вхо-ду 43 устройства поступает сигнал,который обнуляет триггер 17 (счетчик 2 в этот момент времени должен 20закончить свой цикл работы и находить.ся в нулевом состоянии, т.е, размеры всех свободных областей памяти изблока 3 были проанализированы) и ус-.танавливает в единичное состояниетриггер 18.При этом содержимое счетчика 1увеличивается на единицу, код начального адреса -й свободной области памяти поступает на выход 51 устройства (на выход 52 поступает сигнал сформирователя 7), суммируется с кодом размера требуемой области памяти(из регистра 11) сумматором 9 и записывается .в регистр 13, содержимое 35которого выдается на выход 48 устройства, сигнал на выходе "Меньше"элемента 16 сравнения обнуляет 3-йрегистр 20.Процесс анализа начальных адресов 40,свободных областей памяти продолжается до тех пор, пока код начальногоадреса очередной свободной областипамяти из регистра 20 не становитсяравным или превысит код на выходерегистра 13 (при этом последовательнообнуляются соответствующие регистры 20). Тогда на выходе (" Больше илиравно") появляется сигнал, которыйпоступает на выход 49 устройства(свидетельствует об успешном окончании его работы, разрешает выдачу навыход 50 кода начального адреса соответствующей области памяти, обнуляет регистры 11 и 13 и триггер 18), По 55входу 46 устройства операционная система корректирует содержимое счетчика 1,Формула изобретенияУстройство управления распределе - нием оперативной памяти, содержащее первый счетчик, выходы которого соединены с входами первого дешифратора, выход которого подключен к одним входам коммутатора, блок памяти, формирователь импульсон,о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет выделения первой требуемого размера области оперативной памяти,в него введены второй счетчик, второй дешифратор, вычита- тель, сумматор, генератор импульсов, первьй, второй и третий элементы сравнения, первый и второй триггеры, первый и второй элементы ИЛИ, первый блок регистров, первый и второй блоки .элементов ИЛИ, первый и второй элементы И, первый, второй, третий, четвертый, пятый, шестой и седьмой блоки элементов И, первая, вторая, третья и четвертая группы блоков элементов И, первый, второй и третий регистры, причем входы первой группы блока памяти являются входами первой группы устройства, входы второй группы соединены с соответствующими одними входами первого блока регистров и с выходами блоков элементов И первой группы, входы третьей группы блока памяти подключены к выходам соответствующих блоков элементов И второй группы, а выходы соединены с другими входами коммутатора, выходы которого подключены к одним входам первого блока элементов И и второго элемента сравнения, другие входы которого соединены с одними входамн вычитателя и сумматора и с выходами первого регистра, а выход подключен к одному входу первого и второго элементов ИЛИ 1 к одному входу первого счетчика, к ,другим входам первого блока элементов И, к одним входам третьего блока элементов И и блоков элементов И тре.тьей группы и является первым выходом устройства, один вход первого триггера является первым входом устройства, другой вход соединен с выходом первого элемента ИЛИ, а выход подключен к первому входу первого элемента И, выход которого соединен с другим входом первого счетчика, а второй вход подключен к выходу генератора импульсов н к первому входу второго элемента И, второй вход ко 12торого соединен с входом формирователя импульсов, с одними входами пятого блка элементов И и с выходом второго триггера, один вход которого подключен к другому входу первого элемента ИЛИ и является вторым входом устройства, а другой вход соединен с другим входом второго элемента ИЛИ, с одним входом третьего регистра, с одними входами седьмого блока элементов И, выходом третьего элемента сравнения и является вторым выходом устройства, один вход второго счетчика подключен к выходу второго элемента И, другой вход является третьим входом устройства, а выходы соединены с другими входами пятого блока элементов И, выходы которого подключены к входам второго дешиФратора, выходы которого соединены с одними входами блоков элементов И четвертой и первой групп, другие входы последних подключены к выходу третьего элемента сравнения, одни входы которого соединены с выходами третьего регистра и являются выходами первой группы устройства, а другие входы подключены к другим входам третьего, четвертого и седьмого блоков элементов И, к выходам второго блока элементов ИЛИ и к другим входам сумматора, выходы которого соединены с одними входами шестого блока элементов И, другие входы которого подключены к одним входам четвертого блока элементов И, выходу формирователя импульсов и является третьим выходом устройства, а выходы 98754 6соединены с другими входами третьегорегистра, одни входы блоков элементов И второй группы подключены к дру"гим входам соответствующих блоков итретьей группы и к выходам первогодеширатора, а другие входы подключены к выходам второго блока элементов И, одни входы которого соединеныс одними входами первого элемента 10 сравнения и с выходами вычитателя, адругие входы подключены к выходампервого элемента сравнения, другие1входы которого соединены с выходамивторого регистра, другие входы вы читателя подключены к выходам первого блока элементов И, входы первойи второй группы первого блока элементов ИЛИ соединены соответственно свыходами третьего и четвертого бло 20 ков элементов И, а выходы являютсявыходами третьей группы устройства,третьи входы блоков элементов И третьей группы подключены к другим входамблоков элементов И четвертой группыи к выходам первого блока регистров,другие входы которого являются входами второй группы устройства, входывторого блока элементов ИЛИ соединены .с вь 1 ходами блоков элементов И тре- ЗО тьей и четвертой групп, выход второго элемента ИЛИ подключен к одномувходу первого регистра, другие входыкоторого являются входами третьейгруппы устройства, входы второго реЗ 5 гистра и выходы седьмого блока элементов И являются соответственновходами четвертой группы и выходамивторой группы устройства.КорректорС.Шекмар Тираж 673 ВНИИПИ Государственного к по делам изобретений и 13035, Москва, Ж, Раушск