Система передачи информации по электрическим сетям

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 1 4 Н 04 В 3 ЗОБРЕТЕНИЯ сследоОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(21) 3832063/24-09(22) 29.12.84(46) 30.05,86, Бюл. Ф 20 (71) Государственный научно-и вательский энергетический институт им. Г.М. Кржижановского(56) Система телесигнализации с использованием наложенных частот тонажного диапазона. - Электрические станции, 1975, У 5, с. 56-58.Авторское свидетельство СССРВ 692100, кл, Н 04 В 3/54, 1979. 8012 4980(54) СИСТЕМА ПЕРЕДАЧИ ИНФОРМАЦИИ ПОЭЛЕКТРИЧЕСКИМ СЕТЯМ(57) Изобретение относится к радиосвязи. Повышается помехоэащищеннои быстродействие. Устр"во содержитна передающей стороне задающий генратор 1, Аормирователь информационных сигналов 2, усилитель мощности3 и выходной блок согласования 4 сэлектрической сетью, а на приемнойстороне - входной блок согласовани5 с электрической сетью, блок синхронного детектора (БСД)6, эадащцийгенератор 7 (М + 1) блоков интегри(К + 1) блоков памяти 10, пороговыйблок 11, компаратор 12, триггер 13,элемент И 14, распределитель импульсов (РИ) 15 и дешифратор информационных сигналов (ДИС) 16, На передающей стороне формируется требуемаякодовая комбинация, поступающая вэлектрическую сеть. Информация изсети поступает на приемную сторону,где в БИ 8 накапливается сигнал,свыхода БСД 6 в течениепериодовсети, затем в течение одного периодасети считывается и сбрасывается наИзобретение относится к радиосвязи и может быть использовано в системах передачи информации по электрическим сетям в тонажном диапазонечастот. 5Целью изобретения является повышение помехозащищенности и быстродействия.На фиг, 1 приведена структурнаяэлектрическая схема системы передачиинформации по электрическим сетям;на Фиг. 2 - структурная электрическая схема блока синхронного детектора и блока интегрирования,Система передачи информации поэлектрическим сетям содержит первыйзадающий генератор 1, формирователь2 информационных сигналов, усилитель3 мощности, вьиодной блок 4 согласования с электрической сетью, входнойблок 5 согласования с электрической.сетью, блок 6 синхронного детектора,второй задающий генератор 7, ( й + 1)блоков 8 интегрирования, блок 9 управления, ( М + 1) блоков 10 памяти,пороговый блок 11, компаратор 12,триггер 13, элемент И 14, распределитель 15 импульсов и дешифратор 16информационныхсигналов. При этомблок 6 синхронного детектора содер- ЗОжит К синхронньи детекторов 17 и (К) фазовращателей 18, а блок 8 интегрирования содержит К интеграторов 19, К блоков 20 выделения модуля сигнала и блок 21 выделения мак З 5симального сигнала. копленное значение, Сигнал с выходовВИ 8, пройдя блоки памяти 10, комнаратор 12 и элемент И 14, поступаютна РИ 15 который возвращается в исходное положение триггером 13. Сигналы с. выходов всех разрядов РИ 15и сигнал с выхода порогового блока11, амплитуда которого последовательно увеличивается и уменьшается донуля в течение ь периодов сети, поступают на соотв-щие входы ДИС 16, вкотором расшифровывается принятаякодовая информация,Даны примеры выполнения БИ 8 и БСД 6 .з.п.ф-лы,2 ил. Система передачи информации по электрическим сетям работает следующим образом.На передающей стороне первый задающий генератор 1 непрерывно формирует частоту сигнала, которая поступает на вход формирователя 2, В формирователе 2, который запускается от датчиков или диспетчером, в соответствии с передаваемой информацией и строго синхронно с характерной точкой периода сети (что обеспечивается синхронизацией от сети) Формируется требуемая кодовая комбинация, Сигнал с выхода формирователя 2 через усилитель 3 и выходной блок 4 вводится в электрическую сеть,На приемной стороне второй задающий генератор Формирует ту же частоту, что и первый задающий генератор 1, равенство частот обеспечивается синхронизацией генераторов от общей частоты сети.Информация из сети через входной блок 5 поступает на блок 6, на управляющий вход которого подается сигнап с вы" хода второго задающего генератора. В блоке 6 управляющие сигналы синхронньи детекторов сдвинуты относительно соседних на угол П/К рад фазовращателями 18. Сигнал с выхода каж дого из синхронных детекторов накапливается в соответствующих интеграторах 19 блоков 8 в течение периодов частоты сети, Число периодов частоты сети, составляющих период интегрирова з 12349ния определяется по условию Отстройки от сетевых помех. Начало интегрирования, общее для всех К интеграторов одного блока интегрирования,сдвинуто по сравнению с соседнимиблоками интегрирования на один периодчастоты сети, Сигналы с выходов интеграторов 19 в каждом из блоков 8поступают на входы блока 2 1, На выход блока 2 1 проходит сигнал с того 10из К каналов блока 6, для которогоминимальна разность фаз входногосигнала и управляющего сигнала синхронного детектора 17. Выполненныетаким образом блоки 6 и 8 позволяютвыделить сигнал при произвольной егофазе на входе приемника,Каждый из блоков 8 накапливаетсигнал с выхода блока 6 синхронногодетектора в течение о периодов сети,затем в течение одного периода сетипроисходит считывание и сброс накопленного значения. Амплитуда выходного импульса блока 8 пропорциональнанакопленному значению сигнала, В 25блоке 9, выполненном на основе кольцевого распределителя, формируютсяпоследовательности импульсов дляуправления накоплением, считываниеми сбросом информации для каждого изблоков 8 интегрирования. Сигналы. с выходов всех блоков интегрированияпоступают на входы порогового блока 11.При появлении сигнала на входе З 5 приемного устройства через каждый период сети на входе пороговогоблока 11 появляется импульс, амплитуда которого равна значению сигнала, накопленного в том блоке 8 интегрирования, с выхода которого в данный момент поступает сигнал. В течением периодов сети амплитуды импульсов на входе порогового блока 11 будут последовательно нарастать, 45 увеличиваясь с каждым шагом, Через время, равное и периодам сети, амплитуды импульсов на входе порогового блока 11 станут равными вплоть до момента исчезновения сигнала на входе приемного устройства, а затеи будут последовательно уменьшаться до нуля в течение ь периодов сети,Сигналы с выходов блоков 8 посту-лают также на входы компаратора 12, на одни входы непосредственно, а на другие - через блоки 10, Сброс ин 80формации в каждом из блоков 10 осущестнляется одновременно со сбросоминформации следующего блока 8 интегрирования. Таким образом,. в течениекаждого периода сети в компараторе12 происходит сравнение сигнала,поступившего с блоков интегрирования8 в текущий период, с сигналом, поступившим в предшествующий период.Сигнал на выходе компаратора 12 появляется в том случае, когда текущеезначение сигнала больше предЫдущего,т.есигнал на выходе компаратора12 будет появляться в течение ипериодов сети, начиная с момента появления сигнала на входе приемногоустройства, вплоть до появления установившегося значения сигнала навыходах блоков 8,При первом срабатывании порогового блока 11 триггер 13 переходит из нулевого состояния в " 1" и сигнал с выхода триггера 13 дает разрешение на запуск распределителя 15, число разрядов которого соответствует числу элементов кодовой комбинации. При появлении тактового импульса, который формируется из напряжения сети, распределитель 15 переходит в первое положение. При приходе следующего тактового импульса через период сети распределитель 15 переходит во второе положение, но при наличии в этот момент сигнала на выходе компаратора 12, который свидетельствует о том, что установившееся значение сигнала на выходах блоков интегрирования 8 еще не достигнуто, распределитель 15 через элемент И 14 вновь возвращается в первое положение. Распределитель 15 будет возвращаться в первое положение до тех пор, пока не исчезнет сигнал на выходе компаратора 12, что соответствует фиксированному сдвигу на ь периодов сети относительно момента появления сигнала на входе приемного устройства, После этого с приходом. каждого следующего тактового импульса распределитель 15 будет переходить в новое положениеСигнал с последнего разряда распределителя 15, соответствующий последнему элементу кодовой комбинации сигнала, устанавливает триггер 13 в нулевое состояние и тем самым возвращает распределитель 15 в исходное положение, Сигналы с выходов всех разрядов распределителя 15 исигнал с выхода порогового блока 11 поступают на соответствующие входы дешиФратора 16, в котором расппФровчвается принятая кодовая комбинация,Формула изобретения1 Система передачи инФормации по 1 О эпектрическим сетям, содержащая на передающей стороне последовательно соединенные первый задающий генератор, Формирователь инФормационньгс сигналов, усилитель мощности и выход ной блок согласования с электрической сетью, при этом синхронизирую.щие входы первого задающего генера тора и Формирователя инФормационных сигналов объединены и соедичены с 20 электрической сетьюр а на приемной стороне последовательно соединенные входной блок согласования с электрической сетью, и блок синхронного детектора, управляющий вход которого соединен с вьлодом второго задаюшего генератора, М блоков интегрирования, входы которых объединены и подключены к выходам блока синхронного детек" тора, а также дешиФратор инФормациоп- Зс них сигналов и блок управления, И выходов которого соединены с управляющими входами соответствующих М блоков интегрирования, при этом синхронизирующие входы блока управления и второго задающего генератора объединены и соединены с электрической сетью, о т л и ч а ю щ а я с я тем, что, с целью повышения помехозащищенности и быстродействия, на приемной щ стороне введены (й + 1)-й блок интегрирования ( й + 1) блоков памяти пороговый блок, триггер и носледоьательно соединенные компаратор элемент И и распределитель импульсов 1 выходов которого соединены с п входами дешиФратора инФормационных сигналов, управляющий вход которого соединен с первым входом триггера и с выходом порогового блока, (Н + 1) входы которого объединены с соответствующими первымн (Ч + 1) входами компаратора, входами соответствующих (11 + 1) блоков памяти и подключены к выходам соответствующих ,5 + 1) блоков интегрирования, причем управляющий вход каждого последующего со второго по ( Й + 1) блока интегрирования объединен с управляющим входом соответствующего предыдущего с первого по И -й блока памяти, управляющий вход первого блока интегрирования об",.единен с управляющим входом (Й + 1)-го блока памяти, выходы (К + + 1) блоков памяти соединены с соответствуюнржи вторыми ( й + 1) входами компаратора, при этом второй вход элемента И соединен с вторым выходом распределителя импульсов, ь -й выход которого соединен с вторым входом триггера, выход которого подключен к второму входу распределителя импульсов, синхронизирующий вход которого объединен с синхронизирующим входом блока управления, а параллельный вход (М + 1) блока интегрирования соединен с параллельным выходом блока синхронного детектора.2, Система по п. 1, о т л и ч а - ю щ а л с я ."ем, что блоки интегрирования выполнены содержащимиинтеграторов выходы которых через соответствующие К блоков выделения модуля сигнала соединены с соответствующими 1 входами блока выделения максимального сигнала. выход которого является выходом блока интегрирования, параллельным кдо которого являются входы К интеграторов.1234980 Составитель В.ШевцовТехред О.Гортвай Корректор М.Демчик Редактор К,Волощук Заказ 2990/58 Тираж 624 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5