Устройство для вывода информации

СОЮЗ СОВЕТСНИХСОЦИАЛИСТ ИЧЕСНИХРЕСПУБЛИН 00(51)4 С 0 ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗОБ(54)(57) УСТРОЙСТВО ДЛЯ ВЬ 1 ВОДАИНФОРМАЦИИ, содержащее компаратор, задатчик адреса, первый элемент И, первыйинвертор и регистр, входы первойгруппы которого являются информационными входами первой группы устройства, вход первого инвертора являетсяпервым управляющим входом устройства,выход подключен к первому входу первого элемента И, выход которого соединен со стробирующим входом регистра, выход задатчика адреса соединенс первым входом компаратора, о т л ич а ю щ е е с я тем, что, с цельюповыщения пропускной способности устБО,;11 0907 ройства, в него введены второй итретий инверторы, элемент ИЛИ,второй элемент И, элемент И-НЕ и триггер, первый вход второ.о элемента Иявляется вторым управляющим входомустройства, второй вход второго элемента И соединен с выходом компаратора, второй вход которого являетсяадресным входом устройства, входывторой группы регистра являются информационными входами второй группыустройства, выходы первого и второгоэлементов И соединены с соответствующими входами элемента ИЛИ, выход которого подключен к синхровходу триггера, вход данных которого соединенс его инвертирующим выходом, неинвертирующий выход триггера подключенк второму входу первого элемента Ии через второй инвертор - к первомувходу элемента И-НЕ, второй вход которого соединен с выходом третьегоинвертора, а выход является выходомустройства, вход третьего инвертораявляется первым управляющим входомустройства, 1 11809Изобретение относится к цифровойвычислительной технике и может бытьиспользовано в микропроцессорныхсистемах управления и обработки данных е 5Цель изобретения - увеличение пропускной способности устройства,,На фиг, 1 представлена блок-схемаустройства; на фиг. 2 - фрагмент внутренней структуры микропроцессора; на 10фиг. 3 - временная диаграмма работымикропроцессора при выполнении команды запоминания содержимого аккумулятора,Устройство содержит компаратор 1, 15задатчик 2 адреса, регистр 3, триггер 4, элементы И 5 и 6, элементИЛИ 7, первый и второй инверторы 8и 9, резистор 10, периферийныйблок 11, элемент И-НЕ 12, третий инвертор 13, микропроцессор 14, память 15 программ и данных, аккумулятор 16, регистры В и С 17 и 18,буферы данных 19 и адреса 20.На фиг. 3 обозначены сигналы на 25адресной шине А 15-0 и шине данных0 7-0 микропроцессора.Устройство работает следующимобразом,При инициировании работы микро- З 0процессора 14 триггер 4 и регистр 3сбрасываются сигналом начальнойустановки (на фиг. 1 не показан),, При этом сигнал логического нуляс прямого выхода триггера 4 поступает на вход элемента И 6 и запрещаетпрохождение через элемент И 6 навход записи регистра 3 и вход элемента ИЛИ 7 импульсного сигналас выхода ВП микропроцессора 14. Ввод 40данных в регистр 3 запрещен, а изме,нение состояния триггера 4 возможнотолько при прохождении импульсногосигнала с выхода ПМ микропроцессора 14 через элементы И 5 и ИЛИ 7 насчетный вход триггера 4. Сигнал логического нуля с прямого выхода триггера 4 поступает также на вход инвертора 9, с выхода которого сигналлогической единицы подается на вход 50элемента И-НЕ 12 и разрешает прохождение импульсного сигнала с выходаВЭ микропроцессора 14 через инвертор 13 и элемент И-НЕ 12 на вход ВВпамяти 15 программ и данных. Обмен 55данными между памятью 15 программи данных и микропроцессором 14 разрешен. 07При обрашении микропроцессора 14по любому адресу, отличному от адреса периферийного блока 11, на выходекомпаратора 1 вырабатывается сигналлогического нуля, поступающий навход элемента И 5 и запрещающийпрохождение через элемент И 5 навход элемента ИЛИ 7 импульсного сигнала с выхода ПМ микропроцессора 1.4.В результате импульсный сигнал с выхода ЛМ микропроцессора 14 на счетный вход триггера 4 не поступает,Состояние триггера 4 не изменяется,а ввод данных в регистр 3 по-прежнему запрещен,При необходимости вывода данныхв периферийный блок 11 микропроцессор 14 переходит на подпрограммуобслуживания этого периферийного блока, По командам этой подпрограммыиз памяти 15 программ и данных считываются три слова данных, которыепоступают через шину данных в микропроцессор 14, где временно запоминаются в его внутренних регистрах. Приэтом два слова данных загружаютсяв регистр В 17 и регистр С 18 микропроцессора 14, а третье слово данныхзагружается в его аккумулятор А 16.Затем микропроцессор 14 переходитк выполнению команды запоминания содержимого аккумулятора А 16. Временная диаграмма работы микропроцессора 14 при выполнении этой командыпредставлена на фиг. 3.В цикле выборки команды запоминания содержимого аккумулятора А 16микропроцессор 14 выполняет операциюприема данных и выдает адрес этойкоманды на шину адреса. Затем микропроцессор 14 вырабатывает импульсныйсигнал, поступающий с выхода ПМ микропроцессора 14 на вход элемента И 5.При поступлении адреса команды запоминания содержимого аккумулятора А 16на шину адреса, на выходе компаратора 1 вырабатывается сигнал логическойединицы, поступающий с его выхода навход элемента И 5. Этот сигнал разрешает прохождение через элемент И 5импульсного сигнала с выхода ПМ микропроцессора 14. Импульсный сигналс выхода ПМ микропроцессора 14 поступает на вход ПМ памяти 15 программи данных и одновременно с этим черезэлементы И 5 и ИЛИ 7 на счетный входтриггера 4. Под воздействием импульсного сигнала код команды заноминания1180907ных блокировано, а запись данных в память 15 программ и данных запреена. Одновременно с этим импульсный сигнал с выхода ВЛ микропроцессора 14 поступает на вход инвертора 8, с выхода которого проинвертированный импульсный сигнал подается на вход элемента И 6. Поскольку с прямого выхода триггера 4 на другой вход элемента И 6 подан сигнал логической единицы, импульсный сигнал с выхода инвертора 8 поступает через элемент И 6 на вход записи регистра 3 и одновременно с этим через элементы И 6 и ИЛИ 7 на счетный вход триггера 4. По нарастающему Фронту импульсного сигнала данные с шины адреса и шины данных микропроцессора 14 вводятся в регистр 3 и одновременно с этим сбрасывается триггер 4, Сигнал логического нуля с прямого выхода триггера 4 поступает на вход инвертора 9, с выхода которого сигнал логической единицы подается на вход элемента И-НЕ 12 и разрешает прохождение через элемент И-НЕ 12 на вход ВР памяти 15 программ и данных импульсных сигналов с выхода ВР микропроцессора 14 при последующих обращениях микропроцессора 14 к памяти 15 программ и данных, Память 15 программ и данных по входу ВР разблокирована, а устройство снова готово к выводу данных из микропроцессора 14.В предлагаемом устройстве разрядность данных, выводимых из микропроцессора в периферийный блок за один машинный цикл, равна суммарной разрядности шины данных и шины адреса микропроцессора и не зависит от числа подключенных к микропроцессору периферийных блоков. Этим обеспечивается увеличение скорости вывода данных из микропроцессора, т.е, пропускная способность устройства, 11809071180907 кл НыЮарки ка Ректор. В 2748 Тираж 709 ВНИИПИ Государственного комитета по делам изобретений и открыти 3035, Москва, Ж, Раушская наб., Зака одписноССР 4/ атент", г,ужгород, ул.Проектная, 4 Составитель И,Алексеедактор Е,Лушникова Техред С.Мигунова