Двухканальное устройство для сопряжения двух электронно вычислительных машин

(5 ВЕННЫЙ НОМИТЕТ СССР ИЗОБРЕТЕНИЙ И ОТНРЫТ ГОСУДАРСПО ДЕЛ ИСАНИЕ ИЗОБРЕТЕН./ юл. Р 35 В.Ю. Чмутов ельство СССР 3/04, 1976. ьство СССР 3/04, 1976. контроллер, авного проце - Электрони ОРСНОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетУ 572777, кл, С 06 РАвторское свидетелВ 628482, кл. С 06 РСпециализированныйупрощающий функции глсора по вводу-выходу.1981, Мф 10.(54)(57) ДВУХКАНАЛЬНОЕ УСТРОЙСТВОДЛЯ СОПРЯЖЕНИЯ ДВУХ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее блок памяти, два элемента ИЛИ, две группыэлементов ИЛИ, причем каждый из каналов содержит два элемента И и двегруппы элементов И, при этом выходыэлементов И первой группы соединеныс первыми входами элементов И второйгруппы первого и второго каналови образуют первый и второй информационные входы-выходы устройства соответственно, первые входы первогои второго элементов И первого и второго каналов являются входами считывания и записи устройства соответственно, адресный и информационный входыблока памяти соединены с выходамиэлементов ИЛИ первой и второй групп,первые и вторые входы второй группыэлементов ИЛИ соединены соответственно с выходами элементов И второй группы первого и второго каналов, первыевходы элементов И первой группы первого канала соединены с первыми входами элементов И первой группы второго канала и с информационными выходами блока памяти, входы считыванияи записи которого соединены с выходами первого и второго элементов ИЛИсоответственно, выход первого элемента И первого канала соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходомпервого элемента И второго канала,выход второго элемента И первого кана -ла соединен с первым входом второгоэлемента ИЛИ, второй вход которогосоединен с выходом второго элемента И второго канала, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в каждый каналустройства введены дешифратор адреса,регистр адреса, триггер, элемент задержки, третья группа элементов И,элемент ИЛИ, элемент И-НЕ, элемент НЕ,при этом в каждом канале информационные входы дешифратора адреса соединены с информационными входами регистра адреса и с выходами элементов Ипервой группы, тактовый вход триггера соединен с тактовым входом регистра адреса и является тактовым входомустройства, выход элемента задержкиявляется управляющим выходом устройства, выход элемента НЕ соединенс вторыми входами элементов И первойи второй групп, первого и второгоэлементов И и первыми входами элементов И третьей группы, вторые входыкоторых соединены с выходами регистра адреса, выходы первого и второгоэлементов И соединены с первым и вторым входами элемента ИЛИ соответст венно, выход которого соединен с вхо1180906 дом элемента задержки, выход дешифратора адреса соединен с информационным входом триггера, выход которогосоединен с первым входом элемента ИНЕ, выход которого соединен с входомэлемента НЕ и с вторым входом элемен 1Изобретение относится к вычисли-течьной технике и может быть использовано для буферизации сообщений приобмене информацией между двумя электронными вычислительными машинами. 5Целью изобретения является повышение быстродействия устройства.На фиг, 1 представлена структурнаясхема устройства для сопряжения; нафиг. 2 - вариант реализации дешифра Отора адреса; на Лиг. 3 - вариант реализации элемента задержки; на фиг.4 -временная диаграмма работы устройства,Устройство 1 сопряжения содержитблок 2 памяти, вторую 3 и первую 4группу элементов ИЛИ, первый 5 ивторой 6 элементы ИЛИ, первый 7 и второй 8 каналы, каждый из которых содержит вторую 9 и первую 10 группы элементов И, информационный вход-выход 11 устройства, первый элемент И 2,. элемент ИЛИ 13, второй элемент И 14,вход 15 считывания устройства,вход 16 записи устройства, регистр 17адреса, дешифратор 18 адреса, триггер 19, тактовый вход 20 устройства,элемент И-НЕ 21, элемент НЕ 22,третью группу элементов И 23, элемент 24 задержки, управляющий выход 25. Первая 26 и вторая 27 ЭВМсоединены соответственно с каналами 7 и 8,Блок 2 памяти представляет собойоперативное запоминающее устройствоемкостью 4-32 К 16-разрядных слов, выполненное на интегральных микросхемах,35например, типа К 565 РУ 2, К 565 РУЗ,К 54 1 РУ 2, обеспечивающих время обращения к запоминающему устройствупорядка 1 мкс.40Дешифратор 18 поля адресов предназначен для дешифрации группы адресов, соответствующих адресному полю та И-НЕ другого канала, причем выходы элементов И третьей группы первогои второго каналов соединены с первыми и вторыми входами элементовИЛИ первой группы соответственно. 2блока 2 памяти выделяемых программно из общего адресного пространства ЭВМ 26 и 27, и представляет собой обычную схему дешифрации двоичного кода в позиционный, в которой сигнал на выходе каждой из шин, объединенных в дальнейшем через схему ИЛИ, соответствует одной или нескольким комбинациям двоичного кода на входе, В качестве примера на фиг. 2 показана схема построения дешифратора на диодах, который выделяет с адресного пространства 00-15 группу адресов 07-13 (косыми черточками изображены диоды, полярность включения которых аналогична диоду Д 1). Дешифратор 18 может быть построен на микросхемах типа К 155, К 178, К 500 и др.Регистр 17 адреса предназначен для хранения адреса ячейки блока 2 памяти в пределах одного цикла обращения ЭВМ 26 и 27 к устройству 1 сопряжения. Регистр 17 состоит из Л-триггеров, информационные входы которых являются информационными входами регистра, а тактовые, соединенные вместе, - тактовым входом. Количество 0-триггеров регистра определяется количеством разрядов двоичного слова ЭВМ, которое обычно равно 16. Регистр может быть выполнен на микро-. схемах К 155 ТМ 5 или К 155 ТМ 7, представляющих собой четыре П-триггера, состояние каждого из которых меняется в соответствии с состоянием информационного входа, когда тактовый вход находится в состоянии логической "1", а при переходе тактового импульса в состояние логического "0" триггер запоминает записанную в нем информацию и состояние его остается неизменным независимо от состояния информационного входа.Триггер 19 представляет собойЛ-триггер, аналогичный триггерамрегистра 17.Каждая из групп 9, 10, 23 и 3, 4представляет собой набор отдельных 5элементов И и ИЛИ соответственно,.имеющих по два входа каждый. Количество соответствующих элементов в груп.пе определяется количеством разрядовдвоичного слова ЭВМ. Как адрес, таки данные передаются по одним и темже шинам линии 11, являющимся двунаправленными, что обеспечиваетсяканальными приемопередатчиками ЭВМ.Это означает, что по одним и темже шинам информация может как приниматься, так и передаваться ЭВМ относительно одного и того же устройства. В качестве приемопередатчиковиспользуются обычно микросхемы типа 20К 559 ИПЗ, К 589 АП 26.ЭВМ 26 и 27 представляют собоймикро-ЭВМ, например, типа "Электроника".Функции синхронизации при передаче адреса и приеме-передаче данныхвыполняют сигналы управления, поступающие от ЭВМ на входы 15, 16 и 20.Сигнал синхронизации на вход 20устройства 1 вырабатывается ЭВМ. Передний отрицательный Фронт этогосигнала означает, что адрес находится на линии 11. Сигнад на входе 20 сохраняет активный уровеньдо окончания цикла обращения ЭВМк устройству 1.Сигнал "Ввод" вырабатывается ЭВМ,поступает на вход 15 во время действия сигнала на входе 20 и означает,что ЭВМ готова принять данные .от 40блока 2 памяти при операции "СчитываниеСигнал Вывод" вырабатывается ЭВМ,поступает на вход 16 вовремя действия сигнала на входе 20 и означает,что на линии 11 помещены данные длязаписи в блок 2 Памяти при операции"Запись",Сигнал на выходе 25 информируетЭВМ о том, что данные установлены . 50или приняты с линии 11 устройством 1,и формируется путем подачи сигналов. задержки. Длительность задержки Сопределяется временем обращения 55к блоку 2 памяти, поскольку наличиесигнала на выходе 25 сигнализируето завершении операции ввода-вывода. Элемент 24 задержки может быть выполнен на микросхемах серии 155(Фиг. 3).Устройство работает следующимобразом.На Фиг, 4 рассмотрены в качествепримера циклы Вывод" и Ввод"для ЭВМ 26 и цикл Вывод" для ЭВМ 27,Порядок выполнения операцийследующий,ЭВМ 26 в адресной части цикла"Вывод" передает по линии 11 адресячейки блока 2 памяти, в которую необходимо записать информацию. Навходе 20 при этом присутствует высокий потенциал "1", который поступаетна тактовые входы регистра 17 и триггера 19 канала 7. В регистр 17 производится запись адреса.Дешифратор 18 дешифрирует адреси в случае принадлежности его адресному полю блока 2 подает сигнал наинформационный вход триггера 19,который устанавливается в "1". Сигнал с выхода триггера 19 поступаетна первый вход элемента И 21, навтором входе которого присутствуетвысокий потенциал "1" с выхода элемента И-НЕ 21 канала 8, и вызываетна его выходе появление сигнала "0",На выходе элемента НЕ 22 появляетсяразрешающий сигнал "1", которыйпоступает на вторые входы элементов 9, 10, 12, 14.С некоторой задержкой после установки адреса ЭВМ 26 устанавливаетна входе 20 сигнал "О", регистр 17и триггер 19 при этом запоминаютзаписанную в них информацию. Спустя некоторое время после установки адреса первой ЭВМ 26 вторая ЭВМ 27 также начинает выполнять цикл "Вывод"- помещает адрес на линии 11 канала 8. Дешифрирование адреса дешифратором 18, установка триггера 19 в "1" и запись адреса в регистр 17 происходят аналогично описанному для канала 7. Однако разрешающий сигнал на выходе элемента НЕ 22 не появляется, поскольку элемент И 21 блокируется по второму входу сигналом "0" с выхода элемента И-НЕ канала 7. После установки ЭВМ 27 адреса на входе 20 появляется сигнал "О", что приводит к заломинанию записанной информации в регистр 17 и триггер 19 канала 8.После адресной части ЭВМ 26, а с некоторой. задержкой и ЭВМ 27 помещают на линии 11 данные, которые необходимо записать в блок 2 памяти, после чего на линии 16 устанавливается сигнал Вывод". Так как на втором входе элемента И 14 присутствует сигнал "1", то сигнал "Вывод" через элемент ИЛИ 6 поступает на управляющий вход блока 2 "Запись". При этом на адресных и информационных входах блока 2 присутствуют соответственно адрес с выхода элементов И 23 через элементы ИЛИ 4 и данные с выхода эле ментов И 9 через элементы ИЛИ 3, следовательно, происходит операция записи выданных ЭВМ 26 данных по необходимому адресу, Одновременно сигнал "Вывод" с элемента И 14 через элемент ИЛИ 13 поступает на элемент 24 задержки, с выхода которого через время С поступает по входу 25 в ЭВМ 26, в результате чего сигнал "Вывод" устанавливается в "О", снимаются данные с линии 11 и устанавливается высокий уровень "1" на вхо- де 20. В зто время сигнал "Вывод" на входе 16 канала 8 никаких действий не производит, так как он блокирует- З 0 ся элементом И 14, на втором входе которого присутствует сигнал "О с выхода элемента НЕ 22.Как только на входе 20 канала 7 установится сигнал "1", триггер 19 35 и регистр 17 устанавливаются в "О", поскольку на линии 11 информация отсутствует, На выходе элемента И 21 появляется сигнал "1", на выходе элемента НЕ 22 - "О", на выходах 40 элемента И 21 и элемента НЕ 22 канала 8 соответственно - "О" и "1", Сигнал "Вывод" с входа 16 через элемент ИЛИ 6 поступает на управляющий вход блока 2 "Запись", производя 45 операцию записи, и через элемент ИЛИ 13 - на элемент 24 задержки. Завершение цикла "Вывод" для ЭВМ 27 завершается аналогично описанному для ЭВМ 26. 50Если во время операции "Запись", выполняющейся со стороны ЭВМ 27, ЭВМ 26 начинает выполнять цикл "Ввод", помещая адрес на линию 11, происходит запоминание адреса в регистре 17, 55 установка в "1" триггера 19 и присутствие сигнала "1" на входе 15, Данное состояние сохраняется до момента установления триггера 19 канала 8 после окончания никла "Вывод"в состояние "О", что приводит к разблокированию элемента И-НЕ 21 канала 7 и, как следствие, к появлениюсигнала "1" на выходе элемента НЕ 22.Сигнал "Ввод" через элемент И 12 поступает на управляющий вход блока 2"Считывание, производя считываниеинформации из блока 2 по заданномуадресу, и через элемент ИЛИ 13 и элемент 24 задержки - на вход 25, инициируя тем самым завершение цикла"Ввод" со стороны ЭВМ 26.В случае одновременного обращенияЭВМ 26 и 27 к устройству 1 сопряжения,те. одновременного помещения адресана линии 11, происходит установлениетриггеров 19 в "1", запоминание адресов в регистрах 17 и присутствиесигналов "Ввод" или "В;вод" на одномиз входов соответственно 15 или 16каналов 7 и 8,Так как элементы И-НЕ 21 с ихвзаимными связями представляют собойНБ-триггер, то одновременное поступление на их первые входы сигналов"1" с триггеров 19 приводит к неопределенному (непредсказуемому) состоянию выходов элементов И-НЕ 21.Однако это состояние будет одним издвух: на выходе элемента И-НЕ 21канала 7 присутствует сигнал "О",а на выходе И-НЕ 21 канала 8 - "1",или наоборот. Таким образом, работаустройства 1 сопряжения в дальнейшем происходит аналогично работе,описанной для режима последовательного обращения ЭВМ к устройству сопряжения.1В базовом объекте для выполненияоперации ввода-вывода при одновременном обращении к нему двух ЭВМкаждой из них необходимо выполнитьследующие операции,ЭВМ, захватывающая инициативу,выполняет:а) операцию обращения к каналус целью проверки состояния семафора;б) операцию непосредственного обмена данными с ЗУ устройства;в) операцию записи в соответствующий бит значения, соответствующего свободному ресурсу.Другой ЭВМ в этом время необходимо ожидать освобождения ресурсаи после этого выполнить две операции,1180906 фиг. Р й 5 ооцныи код 2 аналогичные описанным для первой ЭВГ(., Г 1, т.е. число операций обращения к каналу для выполнеция одного обращеция к ЗУ устройства равно 5.В предлагаемом устройстве для сопряжения в аналогичном случае другой ЭВМ необходимо выполнить для одного обращения к ЗУ устройства 1 пять операций обращения к каналу, поскольку запись адресов от обеих ЭВМ происходит параллельно и только информационная часть выполнения цикла, котораясоставляет половину всего цикла,для каждой ЭВМ происходит последовательно. Таким образом, быстродействие предлагаемого устройства в сравнении с базовым объектом увеличивает О ся в три раза.1180906 га естмова ректор В.Гирняк Заказ иал ППЛ "Патент", г.ужгород, ул .Проектная СоставительТ.Кугрышева Техред С.Ми 927/48 Тираж 709 ВНИИПИ Государственного коми по делам изобретений и о 13035 Москва, Ж, Раушская