Устройство для ввода информации

(54) (57 етьего регистров соедиственно с первым и втопервого блока элементов второ ень отв ым в выход сое" м устро нен с п ства, а второ рвым входом в И, второй вхо торым входом од шифратора орого блока которого стройства, элемент является первый в оедине ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ К АВТОРСКОМУ СВИДЕ(56) Устройство для ввода информацииТехническое описание процессора ЕС2060. Ц 53.057.006.Т 04. М., 1977.Авторское свидетельство СССРР 907540, кл. С 06 Р 3/04, 1982.) УСТРОЙСТВО ДЛЯ ВВОЛА ИКФОРМАЦИИ, содержащее генератор одиночных импульсов, шифратор, три триггера, три регистра, два блока элементов И, два блока элементов ИЛИ, пять элементов И, два элемента ИЛИ, пер- . вый элемент задержки, первый усили-. тель, счетчик и дешифратор, первый вход которого соединен с выходом счетчика, а второй вход соединен с выходом первого элемента ИЛИ, выход дешифратора соединен с первым входом первого регистра, выход которого является первым выходом устройства, а второй вход соединен с выходом первого блока элементов ИЛИ, входы которого соединены с соответствующими выходами первого и второго блоков элементов И, первые выходы И, третии вход которого соединен первым выходом первого усилителя вход которого является первым вх входом генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И и входом первого триггера,выход которого соединен с первымвходом третьего элемента И и входомвторого триггера, выход которогосоединен с входом третьего триггера,первый выход которого соединен с вторым входом первого элемента И, а второй выход соединен с вторыми входамивторого и третьего элементов И, выход третьего элемента И соединен спервым входом первого элемента ИЛИ,выход четвертого элемента И соединен с первым входом второго элементаИЛИ, о т л и ч а ю щ е е с я тем,что, с целью расширения области применения путем обеспечения режимакоррекции, в устройство введенытретий блок элементов И, третий блокэлементов ИЛИ, с третьего по седьмойэлементы ИЛИ, второй и третий усилители, цва сумматора, второй элементзадержки и четвертый триггер, входшифратора является третьим входомустройства, второй выход шифраторасоединен с первыми входами второгои третьего блоков элементов ИЛИ, выходы которых соединены с первымивходами второго и третьего регистровпервые выходы которых соединены ссоответствующими входами первогосумматора, выход которого соединенс первым входом пятого элемента И,выход которого соединен с первымвходом третьего элемента ИЛИ, выходкоторого соединен с первым входомчетвертого триггера, первый входтретьего блока элементов И являетсячетвертым входом устройства, а пер1171800 вый выход соединен с вторым входомтретьего элемента ИЛИ, второй и третий выходы третьего блока элементовИ соединены с соответствующими вторыми входами второго и третьего блоковэлементов ИЛИ, вход второго усилителя является пятым входом устройства,а первый выход соединен с вторымвходом пятого элемента И, второйвыход второго усилителя соединен свторым входом третьего блока элементов И и первыми входами четверто"го и пятого элементов ИЛИ, вторыевходы которых соеДинены соответственно с выходами первого и второго элементов И, а выходы соединены соответственно с вторыми входами второго итретьего регистров, третьи входы которых являются шестым входом устройства, второй выход второго регистрасоединен с четвертым входом третьегорегистра, второй выход которого соеди.нен с четвертым входом второго регистра, второй вход первого элемента ИЛИявляется седьмым входом устройства,а третий вход соединен с вторым выходом первого усилителя, выход первого элемента ИЛИ через первый элемент задержки соединен с первым вхоИзобретение относится к областивычислительной техники и может бытьиспользовано при контроле и диагностике процессоров и других цифровыхустройств,Целью изобретения является расширение области применения устройствапутем обеспечения режима коррекцииинформации.На чертеже представлена функциональная схема предлагаемого устройства,Устройство содержит первый регистр 1, второй регистр 2 (регистрстарших разрядов), третий регистр 3(регистр младших разрядов), шифратор4, генератор 5 одиночных импульсов,счетчик 6, дешифратор 7, первый блок8 элементов И, второй блок 9 элементов И, третий блок 10 элементов И,второй блок 11 элементов ИЛИ,первый дом счетчика, второй вход которого является восьмым входом устройства,вход третьего усилителя является девятым входом устройства, первый выходтретьего усилителя соединен с первымвходом четвертого элемента И и четвертым входом первого блока элементов И, выход которого является вторым выходом устройства, второй выходтретьего усилителя соединен с вторымвходом второго элемента ИЛИ, выходкоторого является третьим выходомустройства и соединен с первым входомшестого элемента ИЛИ, второй входкоторого соединен с вторым выходомвторого блока элементов И, а выходсоединен с третьим входом первогорегистра, выход второго элемента Исоединен через второй элемент задержки с первым входом седьмого эле,мента ИЛИ, второй вход которого соединен с вторым выходом второго усилителя, а выход соединен с вторым входом четвертого триггера, выход которого соединен с первым входом второго сумматора, второй вход которогоявляется десятым входом устройства,а выход соединен с вторым входомчетвертого элемента И. блок 12 элементов ИЛИ, третий блок 13 элементов ИЛИ, первый элемент И 14, второй элемент И 15, третий эле мент И 16, пятый элемент И 17, четвертый элемент И 18, первый элемент ИЛИ 19, второй элемент ИЛИ 20, четвертый элемент ИЛИ 21, пятый элемент ИЛИ 22, третий элемент ИЛИ 23, седьмой элемент ИЛИ 24, шестой элемент ИЛИ 25, первый триггер 26, второй триггер 27, третий триггер 28, четвертый триг" гер 29, первый элемент 30 задержки, второй элемент 31 задержки, первый усилитель 32, второй усилитель 33, третий усилитель 34, первый сумматор 35, второй сумматор 36, первый вход 37; второй вход 38, третий вход 39, четвертый вход 40, пятый вход 4 1, шестой вход 42, седьмой вход 43, восьмой вход 44, девятый вход 45, десятый вход 46, первый выход 47,1171 10 Кроме информации, поступающей на входы блоков 11 и 13 элементов ИЛИ после подачи сигналов на вход 39, с другого выхода шифратора 4 поступает сигнал на вход генератора 5, который вырабатывает импульс длительностью один такт синхронизации,звторой выход 48, третий выход 49.Устройство работает следующим образом.Занесение информации в регистр 1 при помощи сигналов ручного управления в предлагаемом устройстве осуществляется практически так же, как и в известных.По сигналам ручного управления, поступающим с входа 39 устройства на вход шифратора 4, в последнем . осуществляется их потетрадная шифрация, результат которой передается на входы блоков 11 и 13 элементов . ИЛИ, с выходов которых при наличии 15 разрешающих потенциалов с выходов элементов ИЛИ 21 и 22 осуществляется запись в регистры 2 и 3 старших или младших разрядов соответственно. Содержимое регистров 2 и 3 поступает 20 на сумматор 35, на инвертированном выходе которого формируется значение контрольного разряда регистров 2 и 3. Значение контрольного разряда с выхода сумматора 35 подается на вход эле мента И 17, с выхода которого при наличии разрешающего потенциала с инвертированного выхода усилителя 33 через элемент ИЛИ 23 передается на информационный вход триггера 29. 30 При наличии сигнала с выхода элемента ИЛИ 24 осуществляется установка на триггере 29 значения контрольного разряда регистров 2 и 3. Состояние триггера передается на вход суммато 35 ра 36, с выхода которого - на вход элемента И 18, а с выхода последнего при наличии разрешающего потенциала с инвертированного выхода усилителя 34 через элементы ИЛИ 20 и ИЛИ 25 - 40 на вход регистра 1. С выхода блока 8 элементов И при наличии разрушающих потенциалов с инвертированных выходов усилителей 32 и 34 содержимое регистров 2 и 3 через блок элементов ИЛИ 12 подается на информационный вход регистра 1, Управление занесением в регистр 1 сформированного на ее информационных входах байта информации с контрольным разрядом осуществляется дешифратором 7. 800 4поступающий на вход триггера 26 и на входы элементов И 14 и 15. При наличии сигнала с инвертированного выхода триггера 28 с выхода элементов И 14 поступает сигнал, разрешающий занесение информации в регистр 2. Триггеры 26 и 27 осуществляют задержку импульса с выхода генератора 5. После изменения состояния триггера 28 с выхода элемента И 15 поступает сигнал, разрешающий занесение информации в регистр 3 и через элемент 31 задержки установку значения контрольного разряда регистров 2 и 3 на триггере 29. После каждой записи в регистры 2 или 3 триггер 28 меняет свое значение. После поступления сигнала с выхода элемента И 16 через элемент ИЛИ 19 на управляющий вход дешифратора 7 последний осуществляет управление занесением информации в регистр 1 в зависимости от состояния счетчика 6, поступающего на информационный вход дешифратора 7. После записи байта Информации и его контрольного разряда в регистр 1 содержимое счетчика 6 изменяется по сигналу, поступающему с элемента 30 задержки, тем самым осуществляя подготовку для занесения информации в следующий байт регистра 1. Кроме того, значение счетчика 6 может изменяться по сигналам, поступающим с входа 44,Если при работе процессора возникает сбой или отказ в оборудовании, процессор, зафиксировав свое состояние должен остановить синхронизацию и передать это состояние в оперативную память. В предлагаемом устройстве эта передача осуществляется сле,дующим образом. Байт со своим конт,рольным разрядом информации о состоянии .процессора поступает с входа 38 устройства на вход блока 9 элементов И, а с него (после поступления через усилитель 32 сигнал с входа 37) через блок 12 элементов ИЛИ (байт информации) и элемент ИЛИ 25 (контрольный разряд) поступает на информационные входы регистра 1. Сигнал с входа 37 через усилитель 32 и элемент ИЛИ 19 управляет работой дешиф-. ратора 7, по сигналам которого осуществляется запись в регистр 1. Место занесения определяется состоянием счетчика б, значение которого затем ,посигналу с элемента 30 задержки изменяется. После этого по сигналус входа 37 осуществляется запись врегистр 1 следующего байта, поступающего на вход 38.Запись информации в регистрыи 3 можно осуществлять, подавая навход 40 байт информации с контрольным разрядом и на вход 41 - управляющий сигнал записи. Поступающий свхода 4 1 через усилитель 33 сигнал 1 Опозволяет получить на выходах блока10 элементов И значение контрольногоразряда, которое через элемент ИЛИ23 поступает на информационный входтриггера 29, старшую тетраду байта, 15которая через .блок 11 элементов ИЛИпоступает на информационный входрегистра 2, младшую тетраду байта,которая через блок 13 элементов ИЛИпоступает на информационный вход 20регистра 3. Сигналы записи в триггер 29 и регистры 2 и 3 поступаютсоответственно с выходов элементовИЛИ 24, 21 и 22. После записи информации в триггер 29 и регистры 2 и 3 25их состояние поступает на выходы 49(контрольный разряд) и 48 (байт инФормации) устройства. Эта информацияв качестве тестовых последовательностей используется при диагностикепроцессора и может быть записана врегистр 1 после поступления управляю.щего сигнала на вход 43 устройства,который через элемент ИЛИ 19 поступает на вход дешифратора 7 и черезэлемент 30 задержки - на вход счетчика 6. Таким образом, подавая навход 43 последовательно сигналы,можно во все байты регистра 1 занес-ти одну и ту же информацию.40Изменять состояние регистров 2 и3 можно по сигналу, поступающему навход 42 устройства. По этому входу,осуществляется сдвиг регистров 2 и 3на один разряд вправо,.при этом состояние младшего разряда регистра 3записывается в старший разряд регистра 2, а состояние младшего разрядарегистра 2 - в старший разряд регистра 3, Таким образом, записав однажды информацию в триггер 29 и регистры 2 и 3, можно осуществлять контроль и диагностику на различных тестовых последовательностях, подавая на вход 42 сигналы сдвига. Например, записав в регистр 2 код 000 1 и в регистр 3 код 0111 и производя последовательно сдвиги этих регистров по сигналу с входа 42, можно осуществить проверку оборудования на восьми различных кодах, содержащих все возможные комбинации нулей и единиц в любых трех рядом расположенных разрядах.При диагностировании иногда нужно чередовать прием информации в диагностируемое оборудование и его обнуление, В предлагаемом устройстве без изменения состояния регистров 2 и 3 на выходе 48 можно получить нулевую информацию, подав на вход 45 управля ющий сигнал, который поступает на вход усилителя 34 и с .его инвертированного выхода запрещает выборку сос тояния регистров 2 и 3 через блок 8 элементов И на выход 48 устройства, устанавливая при этом через элемент ИЛИ 20 иа выходе 49 единичное состояние контрольного разряда, Эту информацию можно записать в регистр 1, подавая на вход 43 управляющие сигналы. Для проверки схем контроля процессора необходимо использовать информацию с неверно сформированными контрольными разрядами. Не изменяя записанную в триггер 29 и регистры 2 и 3 информацию, на выходе 49 можно получить противоположное значение контрольного разряда, подав на вход 46 устройства управляющий сигнал, который на выходе сумматора 36 устанавливает состояние, противоположное состоянию триггера 29. С выхода сумматора 36 это состояние через элементы И 18 и ИЛИ 20 поступает на выход 49 устройства и через элемент ИЛИ 25 - на вход регистра 1. Подавая на.вход 43 сигналы, можно содержимое регистров 2 и 3 с измененным значением контрольного разряда записать в регистр 1.1 171800 Составитель С.Ганнатилло Техред Л.Мартяшова ктор М.Пож едакт одписн митета С Г открыти кая наб л ал ППП "Патент", г.ужгород, ул.Проектная,Заказ 4864/41 ВНИИПИ по 113035Тираж 710 осударственного ам изобретений сква, Ж, Раув