Устройство индикации пеленга

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) (57) УСТРОЙСТВО ИНДИКАЦИИ ПЕЛЕНГА, содержащее три ключа, первый источник постоянного опорного" напряжения, выход которого соединен с входом третьего ключа, последовательно соединенные сумматор, фильтр, усилитель-ограничитель, первый элемент И, второй элемент И, одновибратор, элемент ИЛИ, декадный счетчик и регистр сдвига, последовательно соединенные генератор импульсов, счетчик и дешифратор, а также делитель частоты, третий элемент И и Х индикаторов, причем выход генератора импульсов соединен с вторым входом первого элемента И и с входом делителя частоты, прямой выход которого соединен с управляющими входами первого и третьего ключей и третьим вхОдом первого элемента И, а инверсный выход - с управляюшим входом второго ключа, выходы первого, второго и третьего ключей соединены с входами сумматора, выход первого элемента И соединен через третий элемент И с вторым входом первого элемента ИЛИ, первый, второй, третий и четвертый выходы дешифратора соединены соответственно с вторым входом второго элемента И, вторым входом третьего элемента И, третьим входом первого элемента ИЛИ и управляюцим входом записи регистра сдвига, при этом входы первого и второго ключей являются входами ортогональных составляюших пеленга цели устройства индикации пеленга, отличающееся тем, что, с целью повышения быстродействия, введены второй источник Д 4 У 1167555 А 4 Ш 6 О 1 5 7/04; б 01 5 3/02 постоянного опорного напряжения, два компаратора, второй элемент ИЛИ, М элементов памяти первой группы, М элементов памяти второй группы, Х дешифраторов первой группы, Х дешифраторов второй группы,32 И элементов И-НЕ, Х элементов И первой группы, М счетчиков, Х триггеров,И элементов ИЛИ, Х элементов И второйгруппы и М дешифраторов третьей группы,причем каждый 1-й из М выходов регистрасдвига соединен с входами 1-х элементовпамяти первой и второй групп и первым входом 1-го элемента И второй группы, входыпервого и второго ключей соединены с управляющими входами первого и второго компараторов, опорные входы которых подключены к выходу второго источника постоянного напряжения, а входы стробирования сое- Единены с восьмым выходом дешифратора,причем выходы компараторов подключены Ц фсоответственно к первому и второму входамвторого элемента ИЛИ, выход которого соединен через Х элементов ИЛИ с вторымивходами М элементов И второй группы, каждый из которых соединен через соответствующий дешифратор третьей группы с входом Ьффсоответствующего индикатора, пятый выход юваодешифратора соединен с управляющими вхо.дами М элементов памяти второй группы ивходами М счетчиков, выходы которых соединены через М триггеров с вторыми входа- СЛми Х элементов ИЛИ соответственно, шес- (,Дтой выход дешифратора соединен с управ дляюшими входами 1 Ч элементов памяти первой группы, седьмой выход дешифраторасоединен с установочными входами Х триггеров, каждый 1-й из И элементов памятипервой группы соединен с входом 1-го де- фьшифратора первой группы, а каждый 1-йиз И элементов памяти второй группы соединен с входом 1-го дешифратора второйгруппы, каждый из 32 выходов дешифратора первой группы соединен с первым входомсоответствующего элемента И-НЕ, а каждыйиз 32 выходов каждого дешифратора втоили рой группы соединен с вторым входом соответствующего элемента И-НЕ, выходы каждых 32 элементов И-НЕ соединены с 32 вхо 1Изобретение относится к радиотехнике и может использоваться в индикаторах, индицирующих измеряемую величину, значение которой относительно истинного значения по закону нормального распределения с нулевым средним.Цель изобретения - повышение быстродействия.На фиг. 1 представлена структурная электрическая схема предложенного устройства; на фиг. 2, 3 - временные диаграммы, поясняющие его работу.Устройство содержит первый источник 1 постоянного опорного напряжения, три ключа 2, 3 и 4, сумматор 5, фильтр 6, усилитель-ограничитель 7, первый элемент И 8, второй элемент И 9, одновибратор 10, элемент ИЛИ 11, декадный счетчик 12, регистр 13 сдвига, генератор 14 импульсов, счетчик 15, дешифратор 16, делитель 17 частоты, третий элемент И 18, второй источник 19 постоянного опорного напряжения, компаратор 20, Я элементов памяти 21 первой группы, Я элементов памяти 22 второй группы, М дешифраторов 23 первой группы, М дешифраторов 24 второй группы, 32 1 Ч элементов И-НЕ 25, Я элементов И 26, И счетчиков 27, М триггеров 28, М элементов ИЛИ 29; М элементов И 30 второй группы, И де шифраторов 31 третьей группы и И и ндикаторов 32, второй компаратор 33 и второй элемент ИЛИ 34.Устройство работает следующим образом.Входные напряжения Бх и 11 у, пропорциональные синусу и косинусу пеленга (фиг. 2 а, б), поступают на входы ключей 2 и 3. Ключи 2 и 3 управляются напряжениями прямоугольной формы с фазой 0 (фиг. 2 в) и 90 (фиг. 2 г) соответственно.При этом на выходе ключей 2 и 3 формируются напряжения прямоугольной формы с амплитудами 1.1 и 1.1 у и фазами 0 и 90" соответственно. Эти напряжения поступают на входы сумматора 5.После суммирования этих напряжений сумматором на выходе последнего формируется ступенчатое напряжение с фазой первой гармоники (фиг. 2 д, е).Напряжение первой гармоники суммарного напряжения выделяется фильтром 6 и поступает на вход усилителя-ограничителя 7, с выхода которого поступает на вход дами соответствующего элемента И первой группы, выход которого соединен с установочным входом соответствующего счетчика. 2формирователя фронтов (не показан), в результате чего оно преобразуется в напряжение прямоугольной формы (фиг. 2 ж).Это напряжение поступает на первыйвход элемента И 8, на второй вход которого поступает опорное напряжение 0, на третий вход поступают с генератора 14 счетные импульсы, в результате чего на выходе элемента И 8 формируется пачка импульсов, соответствующая углу пеленгова ния (фиг. 2 з).В качестве делителя 17, служащего дляформирования опорных напряжений с фазой 0, 45, 90, 180, могут быть применены счетчики. Пачка импульсов поступает на коммутатор, предназначенный для управления устройством. По своей структуре он представляет собой распределитель импульсов, состоящий из генератора 14, счетчика 15, дешифратора 16, элементов И 9, 18 и элемента ИЛИ 11. Коммутатор коммутирует пачку импульсов либо на вход декадного счетчика 12, либо на вход одновибратора 10, предназначенного для деления пачки импульсов на два.После первых двух считываний информации в декадном счетчике 12 записывается информация Я 1+ - ) - которая перепи 5 Ьсывается в регистр 13 сдвига и сдвигается в сторону младших разрядов на разряд, что соответствует делению на два.Тогда где Я - действительные значения пеленга.35Следующая пачка импульсов поступает вдекадный счетчик 12 через одновибратор 10.В результате все последующие отсчеты можно представить в виде1 Я уср 1 Яусс, Я уср уср = 2 2 " 2/ф ц45где Я - Ке значение 0 уср.Однако это не единственный способ реализации данного устройства, в более общем виде устройство цифровой обработкиосуществляет усреднение в видеьЯГР -ф-Я 1 где п - э сЭлементы И 30 непосредственно управляет прохождением отсчетов пеленга на цифровое табло.Причем каждый бит информации поступает на один вход элемента И 30, а на второй вход поступает управляющий потенциал устройства выделения смены состояний. Управляющие сигналы формируются им поразрядно.Устройство выделения смены состояний предназначено для обнаружения флюктуации значений пеленга в устройстве цифровой обработки и включает в себя две группы Х элементов памяти 21 и 22, предназначенные для поочередной записи с регистра 13 сдвига текущего значения пеленга и представляющие собой набор регистров, обеспечивающих запись всех разрядов информации, включающие по 4 бита каждый. Выходы в элементах памяти 21 и 22, соответствующие данному разряду, подключены ко входам дешифраторов 23 и 24 данного разряда и данной группы дешифраторов.Дешифраторы 23 и 24 совместно с элементами И-НЕ 25 предназначены для сопоставления пеленгов, записанных в первую и вторую группу регистров.Если информация, записанная в первый и второй регистр, по данному разряду совпадает, на один из элементов И-НЕ 25 данного разряда на оба входа поступают уровни логической 1, на выходе его формируется уровень логической О, который поступает на один из входов элементов И 26, предназначенных для управления режимом работы счетчиков. Причем, если на один из входов элементов И 26 поступает уровень логической О, свидетельствующий о совпадении информации, записанной в элементах памяти 21 и 23 по данному разряду, на выходе их формируется уровень логического О разрешающий счет.Счетчики 27 формируют задержку момента совпадения информации, записанной в регистры, на несколько периодов для исключения случайного совпадения ее до момента завершения усреднения. Счетные импульсы на счетчики 27 поступают с коммутатора.Триггеры 28 предназначены для запоминания момента совпадения информации.Элементы ИЛИ 29 предназначены для формирования управляющих сигналов, разрешающих индикацию на цифровом табло либо с момента совпадения информации в данном разряде в элементах памяти 21 и 22 (что свидетельствует о том, что за промежуток времени между перезаписью с регистра 13 смены ее не произошло, а значение измеряемой величины установилось постоянно и не меняется в течение всего времени задержки формируемого счетчиками 27), либо по окончании сигнала в том случае, когда сигнал на входе кратковременен, и усреднения не произошло. В этом случае индицируется значение, полученное в результате усреднения за промежуток времени присутствия сигнала. Управляет этим режимом компаратор 20, на один из входов которого поступает опорное напряжение, на другой вход 3 вх. Третий стробирующий вход подключен к выходу коммутатора для исключения вывода ложной информации до поступления Бвх.На фиг. 3 приведена временная диаграмма работы цифрового индикатора пеленга.Пачка импульсов (фиг. За) поступает навход декадного счетчика 12.Полученный на счетчике код переписывается первым импульсом записи (фиг, За) 20 в регистр 13 сдвига.После смены сигнала на управляющемвходе регистра 13 (фиг. Зс), после режима Запись - параллельно устанавливается режим Сдвиг,25 Поступающий с коммутатора второй импульс (фиг. Зв) сдвигает информацию на один разряд, что соответствует делению на два.Это значение устанавливается на входахпервой и второй группы элементов памяти 21 и 22 устройства выделения смены состояний, и на первых входах элементов И 30.Импульс, поступающий на вход синхронизации первой группы, переписывает полученное значение (фиг. Зд).Последующие пачки импульсов поступают на вход декадного 12 счетчика через одновибратор 10, в результате чего в регистре 13 накапливается усредненное значение пеленга, которое импульсом записи (фиг. Зе) переписывается во. вторую группу 40 элементов памяти 22, после чего оба значения пеленга сравниваются поразрядно дешифраторами 23 и 24.В случае совпадения кодов, совпадает ивыходной уровень логической единицы на выходах дешифраторов 23 и 24. Диаграмма на фиг. 3 д и и соответствует появлению уровней логической 1 на обоих входах элементов И-НЕ 25. Таким образом, на выходе элементов И 26 формируется уровень логического О (фиг. 3 К). В случае несовпадения уровней логических 1 на входах элементов И-НЕ 25 данного разряда, на выходе соответствующего элемента Иформируется уровень логической 1, В этом случае импульсы, поступающие на счетные входы счетчиков 27 (фиг. Зе), не считаются. В случае 55 же совпадения информации записанной врегистры данного разряда, после каждого совпадения информации на вход счетчика 27 данного разряда поступает импульс. В ре/У 20 Уиг 2 зультате счетчиком формируется задержка Таад, после которой на вход триггера 28 данного разряда поступает управляющий период напряжения (фиг. Зк).До начала работы на второй вход триггера 28 поступил импульс установки (фиг. Зг). В результате на выходе триггера устанавливается уровень логической единицы (фиг. ЗЯ), который поступает на вход элемента ИЛИ 29 данного разряда и на управляющем входем элемента И данного разряда формируцаррйвй ан 3 ииаоор лвргнга ется уровень логической 1, а информация, записанная в регистре 1 сдвига по данному разряду, индицируется на табло (фиг. 31).В случае если усреднение не произошло до окончания сигнала, по окончании его компаратор 20 формирует на своем выходе уровень логической 1, поступающий на вторые входы элементов ИЛИ 29,в результате чего информация по всем разрядам через элементы И 30 выводится на цифровые индикаторы 32.едактор А. Долиииа каз 4433/45ВН Составител Техред И, В Тираж 748 ИИПИ Государственн по делам изобрете 35, Москва, Ж - 35, ППП Патент, г. У ер КорректорПодписноеого комитета СССРний и открытийРаушская наб., д. 4/5жгород, ул. Проектная амборская