Запоминающее устройство

(71) Минский радиоте П. П. Урбанович ческий инсти 81.327(088.8)Авторское св41, кл. 0 1129/00, 1980.Авторское сви09, кл. 0 11тип ).(53) (56) 1 Ф 746 идетельство СС 11/00,тельство СС 29/00, 1982 Р 955 (прот ыход ходу ыход дом ка вто.ду элему входу ему входу ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее основной и дополнительныйнакопители, числовые шины которых соединены с выходами дешифратора адресастрок, а разрядные шины - соответственно с одними из выходов основных Идополнительных усилителей, одни извходов которых подключены соответственно к выходам первого и выходамвторого формирователей сигналов записи-считывания, первый триггер, выходкоторого подключен к первому входувторого Формирователя сигналов записи-считывания, дешифратор адресастолбцов, выходы которого соединеныс другими входами основных усилителей и одними из входов блока кодирования, выходы которого подключены кдругим входам дополнительных усилителей и одним из входов блока сравнения, другие входы которого соединеныс другими выходами дополнительныхусилителей, блок .вывода информациии сумматор по модулю два, первыйвход которого соединен с входами первого триггера и первым входом первого Формирователя сигналов записисчитывания и является информационнымвходом устройства, причем вторые входы первого и второго Формирователейсигналов записи-считывания и управляющий вход блока вывода информации объединены и являются первым управляющим входом устройства, тактовый вход первого триггера и третий вход первого Формирователя сигналов записи-считывания объединены и являются вторыми управляющими входами устройства, другие входы блока кодирования и входы дешифратора адреса столбца соответственно объединены и являются одними из адресных входов устройства, о т л и ч а ю щ е е с я тем, что, с целью снижения потребляемойустройством мощности, в него введены резервные усилитель и накопитель, числовые шины которого соединены с числовыми шинами дополнительного накопителя, а разрядная шина подключена к перво-Ф му выходу резервного усилителя, первый вход которого соединен с выходом(ф третьего формирователя сигналов запи-фф сн-считывания, второе триггер, влемент И-НЕ, элементы ИЛИ и элементы И, причем второй вход и выход сумматора по модулю два подключены соответственно к другим выходам основных ффффф усилителей и прямому входу первого элемента И и к первому входу элемент И-НЕ, второй вход которого соединен Св с выходом первого триггера, установочным входом второго триггера и первым входом третьего формирователя сигналов записи-считывания, второй и третий входы которого подключены соответ ственно к первому и второму входам первого формирователя сигналов записи-считывания, третий вход элемента И-НЕ соединен с выходом блока сравне ния, инверсным входом первого элемен та И, первыми входами второго элемен та И и первого элемента ИЛИ, в которого подключен к второму в резервного усилителя, второй в которого соединен с вторым вхо второго элемента И, вход запус рого триггера подключен к выхо мента И-НЕ, а выход - к второ первого элемента ИЛИ и треть1107176 второго формирователя сигналов записи-считывания, выходы первого и втосрого элементов И соединены с входами 1 второго элемента ИЛИ, выход которогоподключен к нходу блока вывода информации. 1 2Изобретение относится к вычисли- так как запись проверочной информательной технике и может быть исполь- ции в дополнительные ЭП производится зовано при изготовлении больших ин- при занесении в дефектный ЭП бита тегральных схем запоминающих уст- информации, не совпадающего с состоройств БИС ЗУ ). 5 янием этого ЭП, а стирание и случае,Известно запоминающее устройство когда бит информации совпадает с сосодержащее матрицу основных и допол- стоянием ЭП и н предыдущем обращении нительных элементов памяти (ЭП), схе- к ЭП записывалась информация, не сонмы логики обрамления, а также схемы падающая с его состоянием.обнаружения и исправления одиночных 10 Целью изобретения является снижеошибок в слове данных отказов в стро- нее потребляемой устройством мощноке матрицы) 13. сти за счет однократной записи провеНедостатком данного устройства яв- рочной информации в дополнительные ляется повышенное потребление энергии, разряды опрашиваемой строки накопиНаиболее близким техническим реше теля.нием к изобретению янляется запоми- Поставленная цель достигается тем, нающее устройство, содержащее основ- что в запоминающее устройство, содерной и дополнительный накопители, чис- жащее основной и дополнительный наколовые шины которых соединены с выхо- пители,числовые шины которых соединедами дешифратора адреса строк, основ- ны с выходами дешифратора адреса ные и дополнительные разрядные шины 0 строк, а разрядные шины - соответстсоответствующих накопителей - с ос- венно с одними из выходов основных и новными и дополнительными усилителя- дополнительных усилителей, одни из ми записи-считывания УЗС), первые входов которых подключены соотнетствходы основных и дополнительных УЗС венно к выходам первого и выходам связаны с выходами соответствующих 5 второго формирователей сигналов записхем управления записью-считыванием си-считынания, первый триггер, выход (СУЭС ), входы основной СУЭС подключе- которого подключен к первому входу ны к шинам выборки кристалла, разре- второго формирователя сигналов запишения записи и к шине информации, си-считывания, дешифратор адреса которая связана с входами триггера, 30 столбцов, выходы которого соединены выходом соединенного с одним входом с другими входами основных усилите- дополнительной СУЭС, и к первому вхо- лей и одними из входов блока кодироду сумматора по модулю два, такто- вания, выходы которого подключены к вый вход триггера подключен к шине другим входам дополнительных усилиразрешения записи, вторые входы УЗС 35 телей и одним из входов блока сравсвязаны соответственно с выходами де- нения, другие входы которого соедишифратора адреса столбцов и блока ко- нены с другими ныходами дополнительдирования, первыми входами подключен- ных усилителей, блок вывода информаного к шинам кода адреса столбца, ции и сумматор по модулю два, первый вторыми входами - к выходам дешифра вход которого соединен с входами тора, второй вход дополнительной СУЗС первого триггера и первым входом персвяэан с шиной выборки кристалла, ного формирователя сигналов записи- одни из информационных выходов до- считывания и является информационньм полнительной СУЭС подключены к пер- входом устройства, причем вторые вым входам блока сравнения, вторые нходы первого и второго формироватевходы которой связаны с ныходами лей сигналов записи-считывания и упблока кодирования, выходной блок, равляющий вход блока вывода информауправляющий вход которого соединен ции объединены и являются первым упс шиной выборки кристалла 21. равляющим входом устройства, тактоНедостатком известного устройст- вый вход первого триггера и третий ва является повышенное потребление 50 вход первого формирователя сигналов мсщности вследствие многократной за" записи-считывания объединены и являписи стирания пронерочной информации ются вторыми, управляющими входами в нескольких дополнительных ЭП за устройства, другие входы блока кодивремя непрерывной эксплуатации между рования и входы дешифратора адреса включением и выключением питания, 55;столбца соответственно объединены иявляются одними из адресных входов устройства, введены резервные усилитель и накопитель, числовые шины которого соединены с числовыми шинами дополнительного накопителя, а разрядная шина подключена к перво му выходу резервного усилителя, первый вход которого соединен с выходом третьего формирователя сигналов записи-считывания, второй триггер, элемент И-НЕ, элементы ИЛИ и элементы И, 10 причем второй вход и выход сумматора по модулю два подключены соответственно к другим выходам основных усили. телей и прямому входу первого элемента И и к первому входу элемента И-НЕ,5 второй вход которого соединен с выходом первого триггера, установочным входом второго триггера и первым входом третьего формирователя сигналов записи-считывания, второй и третий входы которого подключены соответственно к первому и второму входам первого формирователя сигналов записи- считывания, третий вход элемента ИНЕ соединен с выходом блока сравнения, инверсным входом первого элемента И, первыми входами второго элемента И и первого элемента ИЛИ, выход которого подключен к второму входу резервного усилителя, второй выход которого соединен с вторым входом 30 второго элемента И, вход запуска второго триггера подключен к выходу элемента И-НЕ, а выход - к второму входу первого элемента ИЛИ и третьему входу второго формирователя сигналов 35 записи-считывания, выходы первого и второго элементов И соединены с входами второго элемента ИЛИ, выход которого подключен к входу блока вывода информации. 40На чертеже приведена функциональная схема предложенного устройства.Запоминающее устройство содержит основной 1, дополнительный 2 и резервный 3 накопители с числовыми 4 и разрядными 5 шинами, дешифратор 6 адреса строк. Устройство содержит также основные усилители 7 с входами 8 и 9, первый Формирователь 10 сигналов записи-считывания, дешифратор 11 адреса столбцов, блок 12 кодирования. На чертеже обозначены одни из адресных входов 13 и управляющие входы 14-16 устройства,Устройство содержит также первый триггер 17, второй 18 и третий 19 55 формирователи сигналов записи-считывания, сумматор 20 по модулю два с вторым входом 21, первый элемент И 22, элемент И-НЕ 23, второй триггер 24, блок 25 сравнения, второй эле мент И 26, первый элемент ИЛИ 27, дополнительные усилители 28 с входами 29 ц 30 и выходами 31, резервный усилитель 32 с первым входом 33 и выходом 34. На чертеже обозначены 65 разрядные шины 35 и 3 Ь .ос: в тетвен ф но дополнительного 2 и резерв ного 3 накопителей и второй вход 37 резервного усилителя 32. Кроме этог о, устройство содержит второй элемент ИЛИ 38 и блок 39 вывода информации с выходом 40.Предложенное устройство работает следующим образом.При включении питания разряды накопителя 2 устанавливаются в нулевое состояние. При записи информации по-. даются сигналы выборки кри;талла на вход 14, разрешения записи-на вход 15и информации - на вход 16. В соответствии с кодом адреса опрашиваемогоЭП в накопителе 1 происходит возбуждение шин 4 и входов 9 дешифраторов б и 11 соответственно. Возбужденная шина 4 подключает ЭП выбранной строки накопителей 1-3 к разрядным шинам б, 35 и 36 При этом в соответствии с сигналом на выходе 8 Формирователя 10 в ЭП накопителя 1, находящимся на пересечении выбранных строки и столбца, происходит запись битаинформации с входа 16, Наряду с этим в блоке 12 формируются сигналы в соответствии с входным кодом дешифратора 11, а на выходах усилителей 28 в соответствии с сигналом на входе 29формирователя 18, производится считывание информации с ЭП стрОки накопителя 2 на шины 35. Эта информация поступает на входы 31 блока 25. Еслисигнал, сформированный блоком 12, поразрядно совпадает с сигналом на выходах 31, то на выходе блока 25 будет единичный сигнал и нулевой - в противном случае.При снятии сигнала разрешения записи на входе 15 запись информации в опрашиваемый ЭП накопителя 1 прекращается и происходит контрольное считывание записаниой в этот ЭП информации, а также сравнение ее на сумматоре 20 с информацией на входе 16.Одновременно с этим триггер 17 формирует сигнал разрешения записи, поступаюший на входы формирователей 18 и 19. При первом обращении к дефектному ЭП накопителя 1 на выходе сумматора 20 будет единичный сигнал,а на выходе блока 25 - нулевой, так как в разрядах опрашиваемой стрОки накопчтеля 2 хранится нулевая информация. На выходе элемента И-НЕ 23 будет нулевой сигнал, а на выходе триггера 24 - единичный. Этот сигнал поступитна вход формирователя 18-и через элемент ИЛИ 27 - на вход усилителя 32. Это позволит записать в элементы памяти строки накопителя 2 логическую "1" с выхода триггера 24, а в ЭП накопителя 3 - информацию с входа 16, т.е. накопитель 3 начинает выполнятьфункции дефектного ЭП основного накопителя 1.Режим считывания формируется известным логическим набором соответствующих сигналов на входах 14-16, а в накопителях 2 и 3 - соответствующими сигналами на входах формирователей 18 и 19. Сигнал о состоянии опра шиваемого ЭП накопителя 1 поступит на вход элемента И 22. Если обращение происходит к исправному ЭП, то на выходе блока 25 будет нулевой сигнал, который, поступая на вход эле мента И 22, разрешит прохождение сигнала с ЭП накопителя 1 и запретит че рез элемент И 26 прохождение сигнала с накопителя 3.Если же обращение происходит к 15 дефектному ЭП, то сигналы, сформированные блоком 12 и считанные с соответствующей строки накопителя 2, будут совпадать, при этом единичный сигнал с выхода блока 25, поступив 20 на вход элемента И 26, разрешит прохождение сигнала, считанного с накопителя 3. Этот же единичный сигнал с выхода блока 25 запретит прохожде- . ние на выход 40 устройства информации 5 считанной с дефектного ЭП накопителя 1. Если дефектные ЭП в накопителе 1 отсутствуют или дефектны не более од. ного ЭП в накопителях 2 и 3, то сигнал с выхода 21 усилителей 7 проходит на выход 40 устройства без изменений, а в ЭП строки накопителя 3 никакая информация не заносится.Таким обарзом, предложенное устройство выполняет те же функции, что и известное, однако предложенное устройство в режиме записи информации с исправлением одной сшибки потребляет энергии примерно в п где л - число столбцов в накопителе 2, % - число обращений к дефектному ЭП, которое может составлять сотни для известного устройства) раз меньше, поскольку за время непрерывной эксплуатации предложенного устройства только один раз включаются и дополнительных усилителей 29, являющихся основными потребителями энергии, а в дальнейшем происходит запись информации в один резервный ЭП накопителя 3.Технико-экономическое преимущество предложенного устройства заключается в меньшем потреблении мощности по сравнению с известным устройством.Составитель Т.Зайцеваедактор А.Шишкина Техреду. Кастелевич Корректор В, Петраш 764/37 Тираж 575 ВНИИПИ Государственного ксмитет по делам изобретений и открыт 113035, Москва, Ж, Раушская нЗака писно Сг д иал ППН "Патентф, г.ужгород, ул.Проектная, 4