Устройство для обнаружения ошибок

вт ,ры ГОСУДАРСТВЕННЫЙ НОМИТЕ ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И Н АВТОРСКОМУ СВИЯЕТЕПЬСТ(54)(57) УСТРОИСТВО ДЛЯ ОБНАРУЖЕНИЯОШИБОК, содержащее последовательносоединенные входной блок, блок базирования, стробирующий блок, первыйсчетчик несовпадения и элемент сов-,падения, к второму входу которогоподключен выход второго счетчика несовпадения, вход которого подключенк выходу стробирующго блока, последовательно соединенные интегратор,элемент сборки и регистр памяти, атакже блок обнаружения ошибок, о тл и ч а ю щ е е с.я тем, что, сцелью повышения достоверности,введе-.ны последовательно соединенные ключ,.датчик комбинации, первый сумматорпо модулю два, элемент И, второй сум. матор по модулю два и первый переключатель, а также последовательно соединенные второй переключатель и элемент запрета, выход которого подсоединен к второму входу элемента сборки, к третьему входу которого подключен выход блока обнаружения ошибок, к входу которого подключен выход первого переключателя, второй вход которого объединен с орым входом регистра памяти,втоми входами обоих сумматоров по модулю два и подключен к второму выходу первого счетчика несовпадения, третий вход первого переключателя объединен с третьим входом регистра памяти, первым входом ключа, первым 8 входом второго переключателя и подключен к второму выходу блока фазирования, при этом первый выход второго переключателя подсоединен к второму входу элемента И, выход регистра памяти подсоединен к второму входу ключа. а второй выход второго переключателя подсоединен к входу интегратора, причем выход первого сумматора по модулю два подсоединен к прямому входу элемента запрета.Изобретение относится к техникепередачи данных и может быть испольэовано в устройствах защиты инфор. мации от ошибок систЕм передачи с решающей обратной связью (РОС).Известно устройство для исправления ошибок в кодовой комбинации,содержащее однопороговый и двухпороговый блоки, соединенные с входом устройства, сумматор по модулю два, один вход которого соединен с выходом блока формирования полиномовошибок, другой вход через последова"тельно соединенные буферный и основ ной блоки памяти подсоединен к выходу однопорогового блока; а выход сумматора по модулю два подключен к первому входу элемента И, блок обнаружения ошибок, первый выход которого соединен с выходом устройства, второй выход - с вторымвходом элемента И, выход которого соединен с вторым выходом устройства, а выход двухпорогового блока подсоединеи к первому входу блока Аормирования полиномов ошибок, второй вход которого подсоединен к второму выХоду блока обнаружения ошибок, выход сумматора по модулю два подсоедннен к входу блока обнаружения ошибок через элемент ИЛИ, другой входкоторого подключен к выходу буферного блока памяти, выход сумматорапо модулю два подключен к дополнительному входу основного блока памяти, а дополнительный вход сумматора по модулю два подключен к соответствующему выходу блока формированиянолиномов ошибок 1 .Недостатками данного устройства дитя исправления ошибок в кодовой комбинации являются сложность аппаратурной реализации и невысокая достоверность.Наиболее близким техническим решением к предлагаемому является устрбйство для обнаружения. ошибок, содержащее последовательно соединенные входной блок, блок фазирования, стробирующий блок, первый счетчик несовпадения и элемент совпадения, к второму входу которого подключенвыход второго счетчика несовпадения, вход которого подключен к выходу схробирующего блока, последовательно соединенные интегратор, элемент сборки и регистр памяти, а также блок обнаружения ошибок, выход которого через дополнительный элемент совпадения подключен к второму входу элемента сборки, второй выход интегратора через дешифратор подключен к второму входу дополнительного элемента совпадения, к второму входу дешифратора подключен выход интегратора, к входу которого подсоединен второй выход блока фазирования через элемент совпадения, приэтом второй выход первого счетчиканесовпадения подсоединен к входублока обнаружения ошибок и второмувходу регистра памяти 21,Недостатками известного устройства для обнаружения ошибок являютсяневысокая достоверность, обусловленная ошибочным приемом сообщения вслучае отсутствия недостоверныхсимволов (стираний) при искаженииинформационной части кодовой комбинации; ложная браковка сообщения изза искажения проверочных разрядов.кодовой комбинации при правильном15 приеме информационной части и допустимом количестве стираний.Цель изобретения - повышение достоверности,Цель достигается тем, что в20 устройство для обнаружения ошибок,содержащее последовательно сОединенные входной. блок, блок фазирования,стробирующий блок, первый счетчик.несовпадения и элемент совпадения,25 к второму входу которого подключенвыход второго счетчика несовпадения,вход которого подключен к выходустробирующего блока, последовательно соединенные интегратор, элемент30 сборки и регистр памяти, а такжеблок обнаружения ошибок, введеныпоследовательно соединенные ключ,Датчик комбинации, первый сумматорпо модулю два, элемент И, второй сумматор по модулю два и первый переключатель, а также последовательносоединенные второй переключатель иэлемент запрета, выход которого подсоединен к второму входуэлементасборки, к третьему входу которогоподключен выход блока обнаруженияошибок, к входу которого подключенвыход первого переключателя, второйвход которого объединен с вторымвходом регистра памяти, вторымивходами обоих сумматоров по модулюдва и подключен к второму выходупервого счетчика несовпадения, третий вход первого переключателя объединен с третьим входом регистра па 50 мяти, первым входом ключа, первымвходом второго переключателя и подключен к второму выходу блока фазирования, при этом:первый выходвторого переключателя подсоединен55 к второму входу элемента И, выходрегистра памяти подсоединен к второму входу ключа, а второй выходвторого переклю:ателя подсоединенк входу интегратора. причем выход60 первого сумматора по модулю дваподсоединен к прямому входу элемен-та запрета;На чертеже представлена структурно-электрическая схема устройствадля обнаружения ошибок.Устройство для обнаружения ошибок содержит входной блок 1, блок 2фазирования, стробирующий блок 3,первый и второй счетчики 4 и 5 несовпадения, элемент 6 совпадения,блок 7 .обнаружения ошибок, регистр8 памяти, элемент 9 сборки, интегратор 10, датчик 11 комбинаций, первыйи. второй переключатели 12 и 13,первый и второй сумматоры 14 и 15по модулю два, элемент И 16, ключ1017, элемент 18 запрета,Устройство для обнаружения ошибок работает следующим образом,Передаваемая информация кодирует.ся избыточным разделимым ( п,к) кодом, где П - длина кодовой комбинации, к - число информационных разрядов. Проверочные разряды, числокоторых равно и -к, передаются пос,ле информационных. 20Двоичные сигналы кодовых комбинаций подаются в последовательномвиде, начиная с информационных разрядов, с входа устройства для обнаружения ошибок на входной блок 1. В 25входноМ блоке 1 сигналы преобра 4 Уются в соответствующий вид, согласу- .ются по току и напряжению с входоми поступают на входы блока 2 и стробирующего блока 3. Блок 2 формируеттактовые стробирующие импульсы, которые подаются на тактовый вход стробирующего блока 3, где формирУютсякодовые последовательности, В счетчиках 4 и 5 несовпадения анализируются З 5кодовые последовательности противоположных полярностей, причем на информационном выходе счетчика 5 об"разуются значащие позиции кодовыхкомбинаций. На управляющих выходахсчетчиков 4 и 5 образуются двоичные 40сигналы, которые поступают в элементб совпадения,С информационного выхода счетчика 5 несовпадения кодовае элементы по ступают в регистр 8 памяти для временного запоминания принимаемой инАор мационной части комбинации,а также в блок 7 обнаружения ошибок через переключатель 12,управление которым осу ществляется, сигналом с разрешающего выхода блока 2.Если сигналы на управляющих выходах обоих счетчиков 4 и 5 несовпадения отсутствуют, на выходе, элемента б совпадения образуется импульс, свидетельствующий о наличии недостоверного символа стирание), Этот импульс поступает на вход интегратора 10, вход которого с помощью разреша ющего сигнала с блока 2, поступающего на переключатель 13, подключен к выходу элемента б совпадения на время приема информационных символов в кодовой комбинации, 65 Если число недостоверных информационных элементов превыаает величину порогового значения на выходе интегратора 10 появляется сигнал переполнения, который поступает черезэлемент 9 сборки на сбросовый входрегистра 8 памяти, По этому сигналупрекращается прием проверочных разрядов кодовой комбинации, информацияв регистре 8 стирается, устройстводля обнаружения ошибок переходит врежим приема очередного сообщения,а по обратному каналу в системах РОСпосылается сигнал переспроса на повторную передачу забракованной ко,довой комбинации,Если недостоверные символы отсутствуют в информационной части илиих число не превышает пороговогозначения, устройство продолжает прием проверочных разрядов кодовой комбинации, По сигналу с разрешающеговыхода блока 2 вход переключателя 13отключается от входа интеграторасчетчика 10 и подключается к одномуиз входов элемента И 16, а выход переключателя 12 отключается от информационного выхода счетчика 5 несовпадения и соединяется с выходом сумматора 15 по модулю 2. При этом отключается вход регистра 8 памяти,предотвращая запись в его разрядыпроверочных символов кодовой комбинации, и открывается ключ 17, подготавливая выдачу информационных разрядов из регистра 8 памяти в датчик11 комбинации. Устройство для обнаружения ошибок переходит в режимприема проверочной части кодовойкомбинации,Проверочные разряды, поступающиес выхода счетчика 5 несовпадений,одновременно подаются на вход сумматора 14 по модулю два, а через сумматор 15 по модулю два и переключатель 13 - в блок 7, в котором осуществляется анализ кодовой комбинации на наличие нли отсутствие искажений. Одновременно на второй вход сумматора 14 по модулю два синхроннос элементами, выдаваемыми с выходасчетчика 5 несовпадения, поступаютпроверочные символы иэ датчика 11комбинации, сформированные путем кодирования информационной части комбинации, принятой и записанной в регистре 8 памяти.Проверочные символы, выдаваемыес выходов счетчика 5 несовпадения идатчика 11 комбинации, поразрядносравниваются между собой на сумматоре 14 по модулю два. Результатсравнения поступает на вход элементаИ 16 и на запрещающий вход элемента18 запрета.На другие входы элементов через переключатель 12 подается сигнал свыхода элемента 6 совпадения . о наличии или отсутствии недостоверныхсимволов (стираний),В случае идентичности сравниваемых разрядов на выходе сумматора 14по модулю два сигнал отсутствует,значащие разряды с выхода счетчика5 несовпадения через сумматор 15по модулюдва и переключатель 13вводятся в блок 7. При необнаружении ошибок информация из регистра 8 10памяти поступает на выход. Устройство для обнаружения ошибок переходитв режим приема очередного сообщения.Если информационная часть кодовойкомбинации принята правильно, а проверочная искажена, устройство дляобнаружения ошибок обеспечивает исправление ошибочно принятых значащих разрядов, на местах которых появляются стирания (недостоверные Оэлементы), выявленные с помощью счетчиков 4 и 5 несовпадения и элемента 6 совпадения,В случае искажения проверочнойчасти кодовой комбинации на выходе 25сумматора 14 по модулю два формируется сигнал, который поступает наодин из входов элемента И 16, надругой вход которой с большой вероятностью поступает сигнал о наличиинедостоверного элемента. В результате на выходе элемента И 16 появляется сигнал, который поступает на одиниз входов сумматора 15 до модулю два а на второй вход последнего подаетсяискаженный проверочный. символ кодовой комбинации, поступающей из канала связи. при этом на .сумматоре 15по модулю два происходит инвертирование искаженного разряда,Таким образом, инвертирование искаженного элемента проверочной части осуществляется каждый раз, когдавозникает данная ситуация, В абсолютном большинстве случаев это будетсоответствовать исправлению ошибочно принятой комбинации,В случае несовпадения одноименныхразрядов и отсутствия недостоверныхсимволов на местах, этих несовпадений,сигнал с выхода сумматора 14 по моду"лю два через открытый элемент 18 запрета и, элемент 9 сборки бракует информационные разряды кодовой комбинации, записанной в регистре 8 памятиЭто осуществляется для устранения необнаруженных ошибок, возникающих врезультате искажения информационнойчасти и отсутствия недостоверныхсимволов в процессе приема сообщения,Предлагаемое устройство обладаетболее высокой технико-экономическойэффективностью по сравнению с известным, Введение в него новых элемен"тов и связей позволяет существенноповысить достоверность приема беззначительного уменьшения относительной скорости передачи информации.1100746 Составитель Т.Поддубняксарда Техред Т. Маточка Корректор л Редакт пенк Заказ 4499/4 лиал ППП "Патентф, г, Ужгород, ул. Проектная, 4 ВНИИП по 13035, Тираж 635 осударственного лам изобретений сква, Ж, Раую