Устройство для деления чисел с фиксированной запятой

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЗВАЛО ЗОБРЕТЕНИ ОПИС ЛЬСТВ У СИ Н АВТОРС удов ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И 01 КРЫТИИ(56) 1, Папернов А А . Логические основы цифровой вычислительной техники, М., "Советское радио", 1972, с. 228, рис. 1 (прототип ).2. Соренков Э.И., Телега А.И., Шамаков А .С. Точность вычислительных устройств и алгоритмов. М "Машиностроение", 1976, с. 148-150.(54)(57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ, содер-.жащее сумматор, сдвиговый регистрчастного, две группы элементов И,два элемента И, сдвиговый регистрделителя, прямые и обратные выходыкоторого соединены соответственнос первыми входами элементов И первой и второй групп, выходы которыхсоединены соответственно с входамисумматора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвигавлево сдвигового регистра частного,вход младшего разряда которого соединен с выходом первого элемента И,первый вход которого подключен кинверсному выходу знакового разряда сумматора, прямой выход знаковоЯО 1059570 А го разряда которого подключен к первому входу второго элемен;а И, выход которого подключен к вторымобъединенным входам элементов И первой группы, вторая шина тактовых сигналов подключена к вторым объединенным входам элементов И второйгруппы, третья шина тактовых сигналов соединена с вторыми входамипервого и второго элементов И, о т -л и ч а ю щ е е с я тем, что, сцелью увеличения точности вычислений, в него введены третий и четвертый элементы И, сумматор аргумента, элемент задержки, причемпервый вход третьего элемента И подключен к выходу знакового разрядасуьниатора аргумента и к первому входу четвертого элемента И, второйвход которого соединен с четвертойшиной тактовых сигналов и входомэлемента задержки, выход которогосоединен с вторым входом третьегоэлемента И, выход которого соединен с входом сдвига вправо сумматора и с первым входом младшего разряда сумматора аргумента, второйвход которого соединен с третьиминверсным входом четвертого элемента И, входом сдвига влево сдвигового регистра делителя и выходомтретьего элемента И, третий вход которого соединен с инверсным выходом старшего разряда сдвиговогорегистра делителя.Изобретение относится к вычислительной технике и может найти применение при создании специализированных систем переработки цифровой информации.Известны устройства деления с восстановлением остатка, содержащие регистры делителя, частного, сумматор, элементы управления 1.Недостаток указанных устройств состоит в том, что они ие обладают возможностью производить деление с автоматическим изменением масштаба делимого, что уменьшает точность вычислений.Наиболее близким к предлагаемому является устройство для деления чисел с фиксированной запятой с восстановлением остатка, содержащее регистры делителя, частного, сумматор, группы элемента И для передачи прямого и инверсного кЬдов делителя, два элемента И, три шины тактовых сигналов Г 21.При делении чисел с фиксированной запятой для исключения переполнения разрядной сетки вводится масштабный множитель ХК7: - (1) Угде Х - делимое,У - делитель, 2 - частное. К - масштабный множитель.Учитывая, что масштабный множитель представлен в виде К=2 ", алгоритм реализации формулы (1) будет следующий,Реализуется правый сдвиг делимого Х на заданный целочисленный аргумент2 =Х 21Реализуется деление2=2/Реализация формулы (1) приводит к значительной инструментальной погрешности, так как при ограниченной длине разрядной сетки правый сдвиг делимого тождественен усечению его на ".ц младших разрядов.Цель изобретения - повышение точности вычислений путем уменьшения числа правых.сдвигов делимого.Поставленная цель достигается тем, что в устройство для деления чисел с фиксированной запятой, содержащее сумматор, сдвиговый регистр частного, две группы элементов И, два элемента И, сдвиговый регистр делителя, прямые и обратные выходы которого соединены соответственно с первыми входами элементоз И первой и второй групп; выходы которых соединены соответственно с входами сумматора, вход сдвига влево которого подключен к шине первого тактового сигнала и к входу сдвига влево сдвигового регистра частного,вход младшего разряда которого соединен с выходом первого элемента И,первый вход которого подключен кинверсному выходу знакового разряда сумматора, прямой выход знакового разряда которого подключенк первому входу второго элемента И,выход которого подключен к вторымобъединенным входам элементов И первой группы, вторая шина тактовых 1 О сигналов подключена к вторым объединенным. входам элементов И вторОйгруппы, третья шина тактовых сигналов соединена с вторыми входамипервого и второго элементов И, допол.15 нительно введены третий и .четвертый элементы И, сумматор аргумента,элемент задержки, причем первыйвход третьего элемента И.подключенк выходу знакового разряда суммато О ра аргумента и к первому входу четвертого элемента И, второй входкоторого соединен с четвертой шинойтактовых сигналов и входом элемента задержки, выход которой соеди нен с вторым входом третьего элемента И, выход. которого соединен свходом сдвига вправо сумматора .и спервым входом младшего разрядасумматора аргумента, второй вход З 0 которого соединен с третьим инверсным входом четвертого элемента И,управляющим входом сдвига влевосдвигового регистра делителя и выходом третьего элемента И, третийвход которого соединен с инверснымвыходом старшего разряда сдвиговогорегистра делителя.На чертеже приведена структурнаясхема устройства.40 Устройство содержит регистр 1частного, сумматор 2, сумматор 3аргумента, группы элементов И прямого 4 и инверсного 5 кода, три элемента И б - 8, четыре шины такто-,вых сигналов 9 - 12, регистр 13 делителя, информационные выходы которого через группы элементов И прямого 4, инверсного 5 кода соединены с информационными входами сумматора 2, вход 14 сдвига влево которого подключен к шине первого тактового сигнала 9 и входу 15 сдвигавлево регистра частного 1, младшийразряд 1 б которого через первыйэлемент И б подключен к инверсному 55 выходу 17 знакового разряда сумматора 2, прямой выход 18 которогбчерез второй элемент И 7 подключенк управляющему входу группы элементов И прямого кода 4, вторая шина 60 тактовых сигналов 10 подключена куправляющему входу группы элементов И инверсного кода 5, третьяшина тактовых сигналов .11 соединенас входом первого и второго элемен тов И б, 7, управляющий вход треть30 его элемента И 8 подключен к знаковому разряду 19 сумматора аргумента 3, а его выход - к первому входу20 младшего разряда сумматора аргумента 3 и входу сдвига вправо 21сумматора 2.Устройство дополнительно снабжено элементом И 22, вход которогосоединен с четвертой шиной тактовых сигналов 12, первый управляющий вход дополнительного элементаИ 22 соединен с инверсным выходомстаршего разряда 23 регистра 13делителя, второй управляющий входсоединен со знаковым разрядом 19сумматора 3 аргумента, а выход -со вторым входом младшего разряда20 сумматора 3 аргумента, с входом24 сдвига влево регистра 13 делителя, и инверсным входом третьегоэлемента И 8, вход которого черезлинию 25 задержки соединен с четвертой шиной тактовых сигналов 12,информационный выход 26 регистра 1частного является выходом устройства.Устройство работает следующимобразом,Умножая числитель и знаменательвыражения (1 ) на число, равное 2можно записать 12 М 2Тогда алгоритм реализации формулы (2) будет следующий.1. Щюводится анализ значения аргумента -и проверяется возможность первого сдвига делителя на 1 разряд влево, .При. этом, если при предполагаемом сдвиге делителя не фиксируется переполнение и значение аргумента -не равно нулю, то осуществляется левый сдвиг делителя на 1 разряд, а к аргументу -прибавляется единица. Далее повторяется выполнение первого пункта до тех пор, пока или значение аргумента -станет равным нулю, или будет зафиксирована невозможность левого сдвига делителя. Пусть число повторений пункта. равно Р.2. Осуществляется сдвиг делимого на г - р разрядов вправо.3. Реализуется деление сдвинутого вправо на -р разрядов делимого Х 2( "+) на сдвинутый влево на Р разрядов делитель У 2Устройство работает следующим образом.Для реализации деления делимое Х направляется в сумматор. 2,адели- тель У - в регистр 13 делителя, а аргумент Рмасштабного множителя в сумматор 3 аргумента. кличем аргумент -представлен в дополнитель 5 10 15 20 25 35 40 45 50 55 60 б 5 ном коде. Так, для машины с 32-разрядной сеткой аргумент масштабного множителя равен 5 и будет записан в виде: прямой код - 0,0101, дополнительный код 1.1011.По сигналам с шины тактовых сиг" налов 12 на выходе элемента И 22 возникает единичный сигнал в том случае, если на его первый вход поступает единичный сигнал с инверсного выхода старшего разряда 23 регистра 13 делителя и на второй. вход поступает единичный сигнал с выхода знакового разряда 19 сумматора 3 аргумента, на выходе элемента И 8 возникает единичный сигнал в случае, если на его вход поступает единичный сигнал с выхода знакового разряда 19 сумматора 3 аргумента, а на инверсный вход с выхода элемента И 22 поступает нулевой сигнал. Единичный сигнал с выхода элемента И 22 поступает на вход 24 сдвига влево регистра 13 делителя, на второй вход младшего разряда 20 сумматора 3 аргумента и на инверсный вход элемента И 8. Пз этому сигналу осуществляется сдвиг влево на 1 разряд содержимого регистра 13 делителя, прибавление единицы к содержимому сумматора 3 аргументаи запрет возникновения единичногосигнала на выходе элемента И 8Таким образом, по сигналам с шины тактовых сигналов 12 производится сдвиг влево содержимого регистра 13 делителя до тех пор, пока в старшем разряде 23 регистра 13 делителя не окажется единицы или в знаковом разряде 19 сумматора 3 аргумента не окажется ноль. Если старший разряд делителя стал равен единице, а сумматор 3 аргумента еще не обнулился, то на выходе элемента И 22 будет нулевой сигнал, который совместно с единичным сигналом знакового разряда сумматора аргумента 3 по.приходу тактового импульса с шины 12 будут вызывать срабатывание элемента И 8, на выходе которого будет вырабатываться единичный сигнал, Единичный сигнал с выхода элемента И 8 поступает на вход сдвига вправо 21 сумматора 2 и на первый вход младшего разряда 20 сумматора 3 аргумента. Пз этому сигналу осуществляется сдвиг вправо на 1 разряд сумматора 2 и прибавление единицы к содержимому сумматора 3 аргумента. Сдвиг вправо содержимого сУмматора 2 будет длиться до тех пор, пока не обнулится знаковый разряд 19 сумматора 3 аргумента, Схема задержки 25 служит для исключения момента срабатывания элемента И 8 раньше появления сигнала на выходе элемента И 22 и имеет время задержки, 1059570равное времени прохождени я сигнала через элемент И 22.Пусть необходимо реализовать при- мер 2 0,00011 О, 000011 35 В этом случае вбзникает единичный сигнал на выходе элемента И 8, так как на его управляющ й вход с 55 выхода знакового разряда сумматора 3 аргумента поступает единичный сигнал, а на инверсный вход с выхода элемента И 22 поступает нулевой сигнал. По этому сигналу осуществ- б 0 ляется сдвиг на 1 разряд содержимого сумматора 2 вправо и прибавление единицы в младший разряд 20 сумматора 3 аргумента. В результате этого в сумматоре 2 окажется код, рав тогда в регистре 13 делителя будетнаходиться код 0.000011, в сумматоре 2 код 0.00011, а в сумматоре 10аргумента 1.1011.В этом случае по первому сигналу с шины тактовых сигналов 12 навыходе элемента И 22 возникает единичный сигнал, так как на его первый и второй управляющие входы поступают единичные сигналы соответственно с инверсного выхода старшего разряда 23 и знакового разряда19 сумматора 3 аргумента, так как 20в старшем разряде 23 регистра 13 делителя содержится ноль, а в знаковом разряде 19 сумматора 3 аргументаединица.По единичному сигналу с выхода 25элемента И 22 производится сдвигвлево на 1 разряд содержимого регистра 13 делителя, прибавление единицы к содержимому сумматора 3 аргумента и осуществляется запрет 30прохождения сигнала с шины тактовыхсигналов 12 через элемент И 8.Таким образом, после поступленияпервого сигнала с шины тактовых сигналов 12 на регистре 13 делителябудет находиться код равный0.00011, в сумматоре 3 аргументабудет находиться код 1,1100, послепрохождения второго сигнала с шинытактовых сигналов 12 на регистре 13делителя будет код, равный 0.0011,в сумматоре аргумента 1.1101, послепрохождения третьего и четвертогосигнала соответственно 0.11.и 1.1111,При прохождении пятого сигналана выходе элемента .И 22 единичныйсигнал не возникает, так как старший разряд 23 регистра 13 делителястал равен единице, а на его инверсном выходе появился нулевой сигнал. ный 0.000011, а в сумматоре 3 аргумента - код 0.0000.Так как в знаковом разряде 19 сумматора 3 аргумента теперь находится код нуля, то на выходе элементов И 22 и И 8 единичные сигналы при прохождении последующих сигналов с шины тактовых сигналов 12 будут отсутствовать. При обнулении сумматора аргумента 3 начинается непосрецственно процесс деления.Для определения и цифр частного выполняется н одинаковых циклов. В первом такте (тактовая шина 9 ) каждого цикла содержимое сумматора 2 и регистра 1 частного сдвигается на 1 разряд влево, во втором такте (тактовая шина 10 ) из кода на сумматоре 2 вычитается делитель (содержимое регистра делителя 13), для чего в сумматор 2 передается инверсный код делителя, а в младший разряд единица. В третьем такте (тактовая шина 11) в случае, если в знаковом разряде сумматора 2 окажется нуль, то в младший разряд 16 регистра 1 частного записывается единица. Если в знаковом разряде сумматора 2 будет единица, то в младший разряд 16 регистра 1 частного записи не производится и в нем сохранится нуль. В этом случае производится восстановление остатка в сумматоре 2, для чего в сумматор 2 передается содержимое регистра 13 делителя прямым кодом. В результате сдвига влево регистра 1 частного в первом такте каждого цикла деления отдельные цифры регистра 1 частного, всегда направляемые в младший разряд 16, постепенно заполняют весь регистр.В общем виде для максимальных оценок, когдасреднеквадратичная ошибка деления по известному алгоритму (2 равнаСреднеквадратичная ошибка деления по алгоритму предлагаемого устрой ства значительно меньше и можетбыть определена по выражению1 2-2(я+1) (2 22(-Р) ) ч +г 1 Рпде Р - число левых сдвигов делителя.Это объясняется тем, что в предлагаемом устройстве у делимого .при правом сдвиге отсекается -р младших разрядов, а у прототипаразрядов,1059570 аж 706 Подписно Филиал ППП "Патент" жгород,ул.Проектн Общий выигрыш по точности предлагаемого устройства составляет величину в Иэ описания работы схемы устройства и приведенных примеров следует, что использование данного устройства 10 позволяет увеличить точность выполВНИИПИ Заказ 9842/5 нения операции деления в 2 Р раэ по сравнению с прототипом.В общем и целом повыше ни е точ, ности выполнения операции деления приведет к увеличению точности целевой задачи управления.Для реализации предлагаемого устройства не требуется ни новой технологии, ни новой электронной базы, так как вновь введенные узлы должны быть выполнены на той же элементной базе, что и прототип.