Устройство для контроля последовательности микрокоманд

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИ 1 а 1) СПУБЛИК,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ Щч щт ющ)ре ПИСАНИЕ ИЗОБРЕТЕНИЯ-"1 ВТОРСНОМУ СВИДЕТЕЛЬСТВУ--71/18-24(54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЫЮСТИ ИИКРОКОИАНД, содержащее элемент ИЛИ и и блоков фиксации сбоев, первые выходы блоков Фик. сации сбоев соединены с соответствующими входами элемента ИЛИ, выходкоторого является выходом устройства, вторые выходы блоков Фиксациисбоев являются группой выходов устройства, управляющий вход записиустройства соединен с первыми входами всех блоков фиксации сбоев, управ- .ляющий вход чтения устройства соединен с вторыми входами всех блоковфиксации сбоев, управляющий вход считывания состояния устройства соединенс третьими входами всех блоков фиксации сбоев, причем блок Аиксациисбоев содержит первый триггер, первый, второй и третий элементы И, пер.вый, вход блока джксации сбоев соединен с первым входом первого элементаИ, второй вход блока фиксации сбоевсоединен с первым входом второго элемента И, нулевой выход первого триггера соединен с вторым входом первого элемента И и с первым входом третьего элемента И, выход которого является вторым выходом блока, третий а вход блока фиксации сбоев соединен с вторым входом третьего элемента И, единичный выход первого триггера соединен с вторым входом. второго элемента И, о т л и ч а и щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения контроля микропрограмм с произвольным. числом операций считывания, в состав блока Фиксации сбоев введены первый и второй элементы НЕ, первый и второй элементы ИЛИ, четвертый, пятый и шестой элементы И и вто-, рой триггер, причем первый вход .бло-ка Фиксации сбоев соединен с первыми входами четвертого и пятого элемен-.Ф тов И, с первым входом второго триггера и через первый элемент НЕ - с первым входом шестого элемента И и третьим входом второго элемента И, выходы которых соединены соответственно с первым входом первого элемен-. та ИЛИ и с вторым входом второго триггера, нулевой выход которого соединен с третьим входом третьего элемента И и с вторым входом четвертого элемента И, второй вход блока Аиксации сбоев соединен с вторым входом пятого элемента И и через второй элемент НВ - с третьим входом первого элемента И, выход которого соединен с первым входом первого триггера, единичный выход которогосоединен с третьими входами четверто го элемента И, нулевой выход первого триггера соединен с вторым входом шестого элемента И, выход четвертого элемента И соединен с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом1 ояаопервого триггера, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ и с третьим входом Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении аппаратурных средств контРоля микропрограммных устройств управления микропроцессоров и обычныхЭВМ.Известно устройство для контролявыполнения последовательности микрокоманд, содержащее элементы И, ИЛИ, Освязанные с управляющими шинами, итриггер ошибки 1,Недостатками известного устройства являются ограничения функциональных воэможностей, связанные с необходимостью выработки только одногоуправляющего сигнала и только на одной инне, и необходимостью жесткогочередования сигналов чтения и записи, что при известных ограниченияхдля микропроцессоров по быстродействию создает дополнительные трудности, а также необходимость увеличения размерности управляющей шины иусложнения устроиства управления свя 25занные с введением контрольных кодови управлением ими.,аиболее близким по техническойсущности к изобретению является уст,ройство дпя контроля выполнения по- ЗОследовательности мнкрокоманд, содержащее и блоков Аиксации сбоя (почислу регистров процессора) и дваэлемента 1 УИ, Работа устройства основана. на том, чго выполнение любоймикропрограммы в машине осуществляется путем передач данных между регистрами через ариАметико-логический блок под управлением сигналовчтения и записи, поступающих из бло Ока управления на входы каждого изрегистров, Причем, если на 1-ыйрегистр подается сигнал записи, тонезависимо от такта микропрограммыс него должна быть считана инАОРма 45 первого элемента ИЛИ, выход которогоявляется первым выходом блока Фиксации сбоев,ция подачей соответствующего сигнала чтения 21,Однако известное устройство,требует строгого чередования управляющих сигналов записи и чтения длякаждого регистра, что может бытьприемлемо лишь для ряда регистров,выполненных на Ферритовых сердечниках при условии, что операция регенерации будет интерпретирована какпроцесс выполнения очередной командызаписи. Для операционных же блоков,реализованных по интегральной технологии, тахое устройство не допускаетиспользование микропрограмм с многократным считыванием одной и той жеинформации с одного регистра (как,например, требуется при выполнениимикропрограмм умножения с регистрамножимого), Кроме того, одновременноепоступление на вход 1-го регистрасигналов чтения и записи делает реакцию блока фиксации сбоя неоднозначной,Цель изобретения - расширение области применения устройства путемобеспечения контроля микропрограммс произвольным числом операций считывания одной и той же информации содного и того же регистра. Поставленная цель достигается тем, что в устройство для контроля последовательности микрокоманд, содержащее элемент ИЛИ и п блоков фиксации сбоев, первые выходы блоков фиксации сбоев соединены с соответствующими входами элемента ИЛИ, выход которого является выходом устройства, вторые выходы блоков Фиксации сбоев являются группой выходов устройства, управляющий вход записи устройства соединен с первыми входами всех блоков фиксации сбоев, управляющий вход чтения устройства соединен с вторыми входами всех блоков фиксации сбоев,управляющий вход считывания состояния устройства соединен с третьими/входами всех блоков фиксации сбоев,причем блок иксации сбоев содержитпервый триггер, первый, второй и5 третий элементы И, первый вход блокафиксации сбоев соединен с первым входом первого элемента И, второй входблока фиксации сбоев соединен с первым входом второго элемента И, нуле О вой выход первого триггера соединенс вторым входом первого элемента И и с первым входом третьего элемента И, выход которого является вторым выходом блока, третий вход блока 15 фиксации сбоев соединен с вторым входом третьего элемента И, единичныйвыход первого триггера соединен свторым входом второго элемента И, всостав блока Фиксации сбоев введе ны первь 1 й и второй элементы НЕ, первый и второй элементы ИЛИ, четвертый, пятый и цестой элементы И и второй триггер, причем первый вход блока фиксации сбоев соединен с первыми 25 входами четвертого и пятого элементов И, с первым входом второго триггера и через первый элемент НЕ - с первым входом шестого элемента И и третьим входом второго элемента И, ,выходы которых соединены соответственно с первым входом первого элемента ИЛИ и с вторым входом второго триггера, нулевой выход которого соединен с третьим входом третьего эле 35 мента И и с вторым входом четвертого элемента И, второй вход блока фик.сации сбоев соединен с вторь. входом пятого элемента И и через второй элемент НЕ с третьим входом первого элемента И, выход которого соединен с первымвходом первого триггера, единичный выход которого соединен с третьими входами четвертого элемента И, нулевой выход первого триггера соединен с вторым входом шестого эле.мента И, выход четвертого элемента И соединен с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого триггера, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ и с, третьим входом первого элемента ИЛИ, выход которого является первым выходом блока фиксации сбоев. 55 Па чертеже показана схема предлагаемого устройства,устройство содержит и блоков 1фиксации сбоя, каждый из которыхвключает первый 2 и второй 3 триггеры, первый 4, четвертый 5, пятый 6,шестой 7, второй 8 и третий 9 элементы И, второй 10 и первый 11 элементы ИЛИ, первый 12 и второй 13элементы НЕ, а также. элемент ИЛИ 14.Выполнение микропрограммы какпроцесс передачи данных между регистрами или через арифметико-логический блок организуется контролируемым блоком 15 микропрограммногоуправления с выходом 16 управляющимчтением, с выходом 17 управляющимзаписью. управляющим выходом 18 считывания. Выполнение микропрограммысчитается правильным, если на -ыйрегистр сначала придет сигнал записи, затем независимо от такта микропрограммы один или несколько сигналов чтения. При этом блокфиксации сбоя не выдает сигнал ошибки спервого выхода и работает следующимобразом,Перед выполнением микропрограммы первый и второй триггеры устанавливаются предварительно в нулевое состояние (эти цепи не показань). Далее изменения состояний триггеров и формирование выходных сигналов происходит в такой последовательности:а при поступлении на -ый регистр первого сигнала записи через первый вход блока 1 фиксации сбоя этого регистра первый триггер 2 перебрасывается в единичное состояние сигналом, поступающим на единичный вход через элемент 4 И, второй триггер 3 остается в нулевом состоянии, Сигнал ошибки на первом выходе блока фиксации сбоя при этом отсутствует;б) при последующем поступлении на второй вход сигнала чтения второй триггер 3 перебрасывается в единичное состояние сигналом, поступающим на его единичный вход через элемент И 8, первый триггер 2 остается в .единичном состоянии, сигнал ошибки не выдается;в) егли очередной сигнал, подаваемый на этот же регистр, тоже чтение, то состояния триггеров блока фиксации сбоя при этом не изменяются и сигнал ошибки не выдается. Сигна чтения может поступать произвольное число раз;О Если сигналы чтения и записи приходят в исходном положении триггеров, т,е. в начале микропрограммы, то их состояние не изменяется, сигг при последующем поступлениина 1-ый регистр сигнала записи второй триггер 3 переходит в нулевоесостояние, так как с первого входаблокаФиксации сбоя осуществляется,непосредственное воздействие наего нулевой вход, первый триггер 2остается в единичном состоянии, сигнал ошибки с первого выхода блокане выдается;д если очередной сигнал является чтением, то с второго входа блока 1 второй триггер 3 переводитсяв единичное состояние через элементИ 7, первый триггер 2 остается вединичном состоянии, сигнал ошибкине выдается;е при поступлении последующихсигналов на 1-ый регистр работа бло-,ка Фиксации сбоя осуществляется всоответствии либо с п. С 1, либо и, Ъв зависимости от поступающих сигналов,При выполнении последовательнос-ти микрокоманд возможны, ошибки, состоящие для 1-го регистра в возникновенин ложного или пропадании дейст,вительного управляющего сигнала, Нроявляется и обнаруживается это следую;щим образом,1Если нарушается чередование сиг"30налов чтения и записи .и первым на1-ый регистр приходит сигнал. чтения,то первый 2 и второй Зтриггеры.блокаФиксации сбоя 1-го регистра остаются в нулевом состоянии, а через эле- З 5мент И 6 и второй элемент ИЛИ 11 напервый выход блока 1 проходит сиг,нал,ошибки, который передается через элемент ИЛИ 14 на первый входблока 5 управления. При появлении . щоВвторого сигнала записи подряд первыйтриггер 2 сигналом через элемент И 5и элемент ИЛИ 10 переводится в нулевое состояние, второй триггер 3 остается в нулевом состоянии как и пос-.5ле пе 1 вой записи. При этом выдается на первый выход блока 1 сигнал ошибкичерез элемент И 5 и элемент ИЛИ 11.Если появление ложного сигналасовпадает по времени с приходом действительного, .т.е. сигналы чтения изаписи поступают на соответствующиеходы 1-го регистра одновременно, топроисходит следующее,нал ошибки выдается через элемент И 6 и элемент ИЛИ 11.Если сигналы чтения и записи приходят после очередного сигнала записи микропрограммы и первый триггер 2 находится в единичном состоянии, а второй 3 в нулевом (и. 0 ), то второй 3 триггер остается в нулевом,а первый 2 переводится сигналом через элемент И 6 и элемент ИЛИ 10 в нулевое состояние,а через элемент Иб и элемент ИШ 1 11 формируется сигнал ошибки.Если сигнал чтения и записи при" ходит после очередного сигнала чте" ,ния микропрограммы и оба триггера ,находятся в единичном состоянии, то в нулевое состояние первый триггер 2 переводится сигналом, снимаемым с выхода элемента И 6 через элемент ИЛИ 10, а второй триггер 3 - непосредст.Ф венным воздействием с первого входа блока 1. Сигнал ошибки Формируется как и в предыдущем случае.Во всех .из предложенных вариантов появления ложного или пропадания действительного сигнала Формируется сигнал ошибки, а триггеры 1-го блока Аиксации сбоя устанавливаются в нулевое состояние, что соз-, дает возможность при выдаче с блока15 управления через управляющий выход 1,8 общего считывающего сигнала, через третий вход блока диксацииесбоя вызвать срабатывание элемента И 9 и передать таким образом инфор-мацию со всех блоков на информацион ный вход 19 арийметико-логического блока для использования при локализации места появления ложного или пропадания действительного управляющего сигнала.Таким образом, расширяется область применения предлагаемого устройства контроля для блоков управления, использующих микропрограмм с многократным считыванием одной и той же информации с одного регистра, что, при сохранении той же глубины контроля позволяет реализовать более совершенные алгоритмы с меньшими затратами времени благодаря уменьшению числа обращений к памяти. Поьммо этого контролируется одновременное появление сигналов запйси и считывания на входах 1-го регистра, при котором блок даксации сбоя выдает сигнал ошибки, устраняя тем самым существовавшую неопределенность в работе известного устройства.тель И, Л,Микец Оста ехре ор тал Козориз 706ного коЗимокосо е тении 5 т Рау у"Патент", г жгород, ул. Проектная 3 Тираж ВШ 1 ИПИ Государствепо делам изобр 113035 Москва Х 1 КорректПодписитета СССРткрытийая наб, д, 4(5