Вычислитель фаз для антенной решетки

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК РЕТЕНИЯ ЛЬСТВУ п.МЗ ующего ноживеВпоков входа УДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ОПИСАНИ К АВТОРСКОМУ СВ(71) Горьковский исспедоватепьскнй физико-технический институт при Горьковском государственном университете им. Н. И. Лобачевского(56) 1. Авторское свнаетепьство СССР Мф 758159, кп. 6 01 Р 15/20, 1978.2. Патент Японии М 43-41066, кп. 98(3) О 12, 1972 (прототип).(54)(57) ВЫЧИСЛИТЕЛЬ фАЗ ДЛЯАНТЕННОЙ РЕШЕТКИ, соаержащий формирователь прямого и инверсного кодов,информационные вхоаы которого представпяют собой информационные входыустройства, первый управпяющий входпредставпяет собой управпяюший входустройства и соединен с входом знакового разряда регистравторой управляющийвход соецинен с первым выхоаом бпокауправления, а информационные выхоцыс информационными входами регистра,информационные выходы которого соединены с вхоцами первого и второго мно-.жительных бпоков соответственно, приагом выходы первого и второго множи-"тепьных блоков соваинены соответственнос объединенными первыми входами первого и второго суммирующих бпоков ипервыми ми третьего суммируюшего блоха, причем управпяющие входы первого и третьего суммирующих бпоков соединены с вторым выхоаом бпока управпения и представпяют собой первый информационный выход устройства, первыйн второй блоки инверторов, выходы которых соединены соответственно с входами четвертого и пятого суммирукяцихбпоков, управляющие входы которых соединены с вторым выходом бпока управления, и шестой суммируюший бнок, приэтом выходы всех суммирующих блоковпреаставпяют собой поспеаующие инфор-мационные выхоаы устройства, о т п ич а ю щ и й с я тем, что, с цепью упрощения и повышения быстроаействияустройства, выходы третьего суммирующего бпока соединены соответственно свторыми входами второго суммирбпока, выходы первого и второго мтепьных блоков соединены соотввтстно с входами первого и второго бннверторов, выходы первого бпока инверторов и пятого суммирующего бпокасоединены соответственно с первыми ивторыми ькодами шестого суммирующегоблока, причем допопнитепьные управпяющие входы четвертого и пятого суммирующих бпоков подкпючены к инверсномувыхоцу знакового разряда регистра, пря-мой выход знакового разряда которогосоединен с аополнитепьными управпяющими входами первого и третьего суммирующих бпоков.Изобретение относится к вычислительной технике, в частности к специализированным вычислительным устройствам, иможет быть использовано для вычислениязначений фаз излучателей антенной решетки при симметричном фазовом распределении.Известно устройство, содержащее регистр, вход которого является входомустоойства, и блок сумматоров, выходы 10которого являются выходами устройства,два блока умножения, элемент НЕ, двалогических коммутатора, каждый иэ которых содержит две группы элементов Ипоэлементов И в каждой. группе и по 15(1 -1) элементов ИЛИ, йричем выходырегистра через первый и второй блокиумножения соединены с первыми входамиэлементов И первой и второй групп каждого логического коммутатора, вторые 20входы элементов И первой группы каждого логического коммутатора объединены ии соединены со знаковым выходом регистра и входом элемента НЕ, выход которо-,го соединен с вторыми входами элементов И второй группы каждого логическогокоммутатора, выходы1 -1)-го элемента,И второй группы каждого логического .коммутатора соединены с первыми входами соответствующих элементов ИЛИ тогоЗОже логического коммутатора, выходы1 -1, 1-2, 2, 1 элементов И первойгруппы каждого логического коммутаторасоединены с вторыми входами 1, 2, ,1-2 1-1 элементов ИЛИ того же логи35ческого коммутатора, выходы 1 -х элементов И первой и второй групп и элементов ИЛИ каждого логического коммутатора соединены с соответствующимивассами баска сумматоров Ц .40Недостатком данного устройства является то, что для формирования управляющих кодов фазовращателей одной половины решетки и симметрично расположенныхфазовращателей другой половины испольэуются аналогичные схемы, содержащиемножительные и суммирующие блоки. Этоведет к избыточным аппаратурным затратам,Наиболее близким по техническойсущности и достигаемому результату к.изобретению является устройство, содер-жащее входной регистр, информационныевыходы которого через первый и второймножительные блоки и логические комму-таторы соединены с входами первого сум.мирующего блока, выходы которого подключены ко входам второго и третьегосуммирующих блоков, управляющие входы 470 2которых соединены с управляющим выходом входного регистра, а выходы - через блок инверторов с входами четвертого, пятого и шестого суммирующих блоков, при этом выходы второго, третьего,четвертого, пятого и шестого суммирующих блоков являются информационнымивыходами устройства 2.Однако установка блока инверторов длякаждого расположенного симметрично относительно центра решетки фазовращателя,т,е. для половины решетки требует дополнительных аппаратурных затрат, особеннопри использовании симметрии в решеткахс эфирным распределением СВЧ-энергиимежду излучателями, а также при вычислении управляющих кодов по координате в плоской и цилиндрической антенныхрешетках с фидерным питанием. .Крометого, устройство имеет невысокое быстродействие, поскольку все блоки, формирующие управляющие коды для антеннойрешетки, включены последовательно,Цель изобретения- упрощение и повышение быстродействия устройства,Поставленная цель достигается тем,что в устройстве, содержащем формирователь прямого и.инверсного кодов, информационные входы которого представляютсобой информационные входы устройства,первый управляющий вход представляетсобой управляющий вход устройства и соединен с входом знакового разряда регистра, второй управляющий вход соединенс первым выходом блока управления, аинформационные выходы - с информационными входами регистра, информационныевыходь, которого соединены соответственно с входами первого и второго множительных блоков, при этом выходы первого и второго множительных блоков соединены соответственно с объединеннымипервыми входами первого и второго суммирующих блоков и первыми входамитретьего суммирующего блока, причемуправляющие входы первого и третьегосуммирующих блоков соединены с вторымвыходом блока управления и представляют собой первый информационный выходустройства, первый и второй блоки инверторов, выходы которых соединены соответственно с входами четвертого и пятого суммирующихблоков, управляющиевходы которых соединены с вторым выходом блока управления, и шестой суммирующий блок, при этом выходы всехсуммирующих блоков представляют собойпоследующие информационные вы ходы устройства причем выходы третьего сумми3 1048рующего бпока соединены соответственнос вторыми входами второго суммирующегобпока, выходы первого и второго множительных бпоков соединены соответственно,с входами первого и второго блоков инверторов, выходы первого бпока инверторов и пятого суммирующего бпока соединены соответственно с первыми и вторыми входами шестого суммирующего бпока,причем допопнитепьные управпяющие вхо Оды четвертого и пятого суммирующих бпоков подкпючены к инверсному выходузнакового разряда регистра, прямой выход знакового разряда которого соединенс аонопнитепьными управпяющими входами первого и третьего суммирующих бпоков,На чертеже представпена функционапьная схема устройства дпя числа рядовфазовращатепей М. 20Схема содержит бпок 1 управпения,формироватепь 2 прямого и инверсногокодов, регистр 3, первый и второй множитепьные блоки 4 и 5, первый, второй,третий, четвертый, пятый и шестой суммирующие бпоки 6-11, первый и второйбпоки 12 и 1 3 инверторов, инверторы14 и 15, кпючевые схемы 16 и 17,схемы ИЛИ 18, инверторы 19-21 й юраппепьные сумматоры 22-33, Вепичинаи знак К набега фазы на расстоянии между иэпучатепями по координате поступают соответственно на информационный иуправляющйй входы 34 и 35 устройства,35формироватепь 2 прямого и инверс-ного кодов обеспечивает запись прямогоили инверсного значения вепичины набегафазы в регистр 3 в зависимости от знаканабега фазы. Выходы регистра -3 соединены с входами первого и второгомножитепьных бпоков 4 и 5, выпопняю-щих соответственно умножение входныхвепичин на чиспа 12,Г и (Р +1),2+1); (ь +1), С выходов 1, 2,, Р первого множитепьного бпока 4,45где соответственно формируются значенияпроизведений входной величины на чиспа1, 2,.Г, информация поступает на первые входы первого и второго суммирующих бпоков 6 и 7 (соответственно найервые входы сумматоров 22 24 и 25-33),С выходов 1",2, ф второго множительного бпока 5, где, соответствейноформируются значения произведений вход.ной вепичины на чиспа (Р +1), 2(Р +1),.55(Р +1), информация поступает на.первые входы третьего суммирующего бпока. 8, аналогичного по структуре первому 479 4суммирующему бпоку 6. С выходов третьего суммирующего бпока 8 информацияпоступает соответственно на вторые входы второго суммирующего блока 7 (на,вторые входы сумматоров 25-33), Кроме атого, значения произведений с выходов первого и второго множительных бпоков 4 и 5 поступают на входы первогои второго бпоков 12 и 1 3 инверторов,содержащих инверторы 19-21.Выходы первого и второго бпоков 12и 1 3 инверторов соединены соответственно с первыми входами четвертого ипятого суммирующих блоков 9 и 10, причем выходы первого бпока 12 инверторов соединены также с первыми входамишестого суммирующего блока 11, а выходы пятого суммирующего бпока 10 подключены ко вторым входам шестогосуммирующего блока 11, анапогично поструктуре второмусуммирующему бпоку7. При атом структура четвертого и пя" того суммирующих блоков 9 и 10анапогична структуре первого суммирующего бпока 6, Управпяющие входы, первого, третьего, четвертого и пятого суммирующих бпоков 6, 8, 9 и 10(соответственно вторые входы сумматоров.22-24) соединены с вторым выходом бпока 1 управпения, допопнитепьныеуправпяющие входы первого и третьегосуммирующих бпоков 6 и 8 (соответственно третьи. входы сумматоров 22-24)соединены с прямым выходом знаковогоразряда регистра 3, а дополнитепьныеуправляющие входы четвертого и пятогосуммирующих бпоков 9 и 10 - с инверсным выходом знакового разряда регистра 3, Второй выход 4 пока 1 управпенияи выходы всех суммирующих блоков6-11 представпяют собой информационныевыходы 36,Вычиспитепь фаз дпя антенной решеткиработает. спедующим образом.По сигнацу фПуск с блока 1 управпения прямое ипи инверсное значение Кнабега фазы на расстоянии между изпучатепями (в зависимости от знака К. )с информационных выходов формироватепя2 прямого и инверсного кодов поступаетна информационные входы регистра 3, ас его информационных выходов - на входы первого и второго множитепьных бпоков 4 и 5, в которых выполняется соответственно умножение на числа 1,2, 7и 8, 16, 24, 32, 40, 48, 56 (дпяМ). Произведения входной вепичинына ати числа вырабатываются на выходах1, 2,1 первого множитепьногоблока 4 и выходах 1 ф, 2", р " второго множительного блока 5, Во всем устройстве принята нумерация разряцов состарших, причем 1-й разряд соответствует набегу фазы и, 2-й раэряз - л/253 -й разряд - О/2 (и т.д. С выхс- ) Гдов 1, 2,г первого множительногоблока 4 числа поступают на первые входы сумматоров 22-24 первого суммирующего блока 6; На вторые и третьи входы сумматоров 22-24 атого суммирующего блока поступают соответственно сблока 1 управления в ( 3+1)-й разрядлогическая единица для округления, а спрямого выхода знаков го разр да ргист 15ра 3 при К(0 в (1 +2)-й разряд - логическая единица цля формирования обратного кода,Таким образом, сумматоры 22-24первого суммирующего блока 6 выполняю 120две Футпсции: округление с точностью дополовины дискрота фазовращателя, чтоповышает точность установки луча, и обеспечивают получение дополнительных коаов. иэ обратных.25С выходов 1, 2, , Г первогомножительного блока 4 числа поступаюттакже на первые входы сумматоров 2533 второго суммирующего блока 7. Свыходов второго множительного блока 5 30числа 8 К, 16 К, 24 К, 32 К, 40 К,48 К, 56 К поступают на первые входысумматоров третьего суммирующего блока 8. Третий суммирующий блок 8 аналогичен блоку 6, и в нем, как и в блоке 6, З 5выполняются две функции: округления идобавления единицы в разряд, соответствующий младшему разряду выходногокода вычислителя фаз для антенной решетки. Выходы третьего суммирующего блока 8 соединены с вторыми вхоцами суммирующего блока 8 с вторыми входамисумматоров 25- 33 второго суммирующего блока 7 обеспечивает выполнениеоперации округления и добавлению единицы в разряд, соответствующий младшемуразряду выходного кода устройства, длябольшей части рядов фазовращателей.Поскольку разрядность чисел, поступающих с блоков 4 и 8 на входы сумматоров 25-33 блока 7, различная, приоперациях с отрицательными числами недостающие младщие разряды должны эаполняться единицами, для чего соответствующие входь 1 сумматоров и подключаются к прямому выходу знакового разряда регистра 3.Числа с выходов 1, 2Р и й и и1 2,р первого и второго множительных блоков 4 и 5 соответственно поступают на входы инверторов 19-21 первого и второго блоков 12 и 13 инвер торов. Числа с выходов инверторов 19- 21 первого блока 12 инверторов поступают на первые входы сумматоров 25 33 шестого суммирующего блока 11. На вторые входы сумматоров 25-33 шестого суммирующего блока,11 посту пают числа с выходов сумматоров пятого суммирующего блока 10. На вторые и третьи входы сумматоров, расположенных в блоках 9 и 10, поступают соответственно в ( +1)-й разряд с блока 1 управления логическая единица для округ- пения, а в (+2)-й разряд - с инверс ного выхода знакового разряда регистра 3 при К ) 0 логическая единица для формирования дополнительного кода. Поскольку разрядность чисел, поступающих с блоков 12 и 10 на входы сумматоров шестого суммирующего блока 11, различная, при операциях с отрицательнь 1 ми числами недостающие младшие разряды должны заполняться. единицами, для. чего соответствующие входы сумматоров 22- 24 четвертого и пятого суммирующих блоков 9 и 10 и подключаются к инверсному выходу знакового разряда регистра 3.Предложенное устройство обеспечивает изменение знака направления луча относительно нормали к решетке заменой входного кода на обратный. Оно содержит меньшее количество оборудования, чем известное ( например, 14 инверторов против 63 в прототипе). Кроме того, устройство обладает более высоким быстродействием, так как в нем выходные блоки 6 работают одновременно (в известном последовательно), а операция суммирова ния единицы в младшем разряде цля получения дополнительного кода при хО выполняется один раз (в известном дважды: при вычислении управляющих кодов фазовращателей половины решетки и при получении дополнительных кодов для симметрично расположенных фазовращате пей)./5ВНИ Заказ ираж 706рстве нного комитета СССРизобретений и открытййва, Ж, Раушская наб., д по дела