Запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 168 1 С 11 эаГОСУДАРСТВЕННЫЙ НОМИГЕТ СССРпО делАм изоБРетений иОтнРытий я ИС ИЗОБРЕТЕНИ Н Ав ВИДЕТЕЛЬСТ КОМ(21) 3 (22) 1 (46) 0 (72) М (53) 6 (56) 1 водник иихф 1981,2, Р 5981 (прото (54) (5 держащ управл вания и матр 81698/18-24) ЗАПОМИНАОЦРЕ УСТе регистр адреса,ющих импульсов, блигнала разрешениячный накопитель с П, Топча р. Полупростройстваио и связь ство СО, 197 ОИСТВО, соенераторык формиробращениястроками й(К = в ,где й - емкость запоминающеИВго устройства, М- емкость блоков памяти матричного накопителя), причем адресные входы блоков памяти матричного накопителя соединены с выходами регистра адреса, а их инфор мационные входы и выходы являются входами и выходами устройства, входы регистра адреса являются адресными входами устройства, входы блока формирования сигнала разрешения обра щения сОединены с первыми выходами генераторов управляющих импульсов, а его выход является управляющим выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью упрощения устройства без снижения его быстродействия, оно содержит в регистров номера строки (где К ) т ), 2),гпсхем сравнения,п дешифраторов тактовых сигналов, т дешифраторов сигналов записи-считывания, две группы по К элементов ИЛИ и блок запрещения запуска генераторов управляющих импуль.сов, причем тактовые входы и входызаписи-считывания блоков памяти каждой строки матричного накопителя соединены с выходами соответствующихэлементов ИЛИ первой и второй группсоответственно, одноименные выходыдешифраторов тактовых сигналов и дешифраторов сигналов записи-считывания соединены с входами соответствующих элементов ИЛИ первой .и второйгрупп соответствеио, стробирующиевходы дешифраторов тактовых сигналови дешифраторов сигналов записи-считывания подключены соответственно квторым и третьим выходам соответст- Ей.вующих генераторов управляющих импульсов, входы дешифраторов тактовыхсигналов, дешифраторов сигналов записи-считываиия и входы первой груПпы Сывходов схем сравнения подключены квыходам соответствующих регистровномера строки, входы регистров номера строки и входы второй группы входов схем .сравнения подключены к соответствующим выходам регистра адреса.,стробирующие входы регистров номерастроки и схем сравнения подключены ффсоответственно к четвертому и пято- фуму выходам соответствующих генераторов управляющих импульсов, выходы ЯЮсхем сравнения соединены с входамиблока запрещения запуска генераторовуправляющих импульсов, а его выходс первыми входами генераторов управляющик импульсов, вторые входы которых объединены и являются входомзаписи-считывания запоминающего устройства, 101683465 Изобретение относится к вычислительной технике и может быть использовано при проектировании оперативных запоминающих устройств цифровыхвынислительных машин.Известно запоминающее устройство,содержащее матричный накопитель, регистр адреса, генератор управляющихимпульсов и дешифратор тактовых сигналов 1).Недостатком данного устройства 10является низкое быстродействие из-эаневозможнОсти начать новое обращениедаже к другой строке матричного накопителя до окончания предыдущего обращения. 15Наиболее близким к предлагаемомупо технической сущности являетсяустройство, содержащее матричный накопитель с К строками, регистр адреса, .дешиФратор строк, К генераторовуправляющих импульсов, формировательсигнала записи-считывания и блок Формирования сигнала разрешения обращения, причем адресные входы блоковпамяти матричного накопителя .соеди.нены с выходами регистра адреса, ихтактовые входы- с первыми выходамигенераторов управляющих импульсов,входы записи-считывания - с выходомформирователя сигнала записи-считывания, информационные входы и выходы являются входами и выходами устройства, вход формирователя эаписисчитывания является входом записисчитывания устройства, вторые выходы генераторов управляющих импульсов З 5соединены с Входами блока Формирования сигнала разрешения обращения,а его выход является управляющим выходом устройства, входы генераторовуправляющих импульсов соединены с 40выходами дешифратора строк, а еговходы - с выходами регистра адреса,входы которого являются адреснымивходами устройства. устройство характеризуется воэможностью выполнения обращений в режиме совмещенияциклов и, следовательно, высокимбыстродействием ( 2 .Недостатком известного устройстваявляется сложность схем управленияиэ-за большого количества генераторов управляющих импульсов,Цель изобретения - упрощение устройства за счет уменьшения количества генераторов управляющих импульсов беэ снижения его быстродействия.Поставленная цель достигаетсятем, что запоминающее устройство,содержащее регистр адреса, генераторы управляющих импульсов, блок .Формирования сигнала разрешения обращения и матричный накопитель с К строМками (К- где М - емкость запо-.. Ммминающего устройства, М - емкостьблоков памяти матричного наксцчителя), причем адресные входы блоков памяти матричного накопителя соединены .с выходами регистра адреса, а их информационные входы и выходы являются входами и выходами устройства, входы регистра адреса являются.адресными входами устройства, входы блока Формирования сигнала разрешенияобращения соединены с первыми выходамй генераторов управляющих импульсов, а его выход является управляющим выходом устройства, дополнительно содержит го регистров номера строки (где К )2)е схем сравнения,дт дешифраторов тактовых .сигналов,е дешифраторов сигналов записисчитывания, две группы по, К элементов ИЛИ й блок запрещения запуска генераторов управляющих импульсов, причем тактовые входы и. входы:записи-считывания блоков памяти каждой строки матричного накопителя соединены с выходами соответствующих элементов ИЛИ первой и.второй групп соответственно, одноименные выходы дешифраторов тактовых сигналов и дешифраторов сигналов записи-считывания соединены с входами Соответствующих элементов ИЛИ первой и второй групп соответственно, стробирующие входы дешифраторов тактовых сигналов и дешифраторов сигналов.записи-считывания подключены соответственно к вторым и третьим выходам соответствующих генераторов управляющих импульсов, входы дешифраторов тактовых сигналов, дешифраторов сигналов записи-считывания и входы первой группы входов схем сравнения подключены к выходам соответствующих регистров номера строки, входы регистров номера строки и входы второй группы входов схем сравнения подключены к соответствующим выходам регистра адреса, .стробирующие входы регистров номера строки и схем сравнения подключены соответственно к четвертому и пятому выходам,соответствующих генераторов управляющих импульсов, выходы схем сравнения соединены с входами блока запрещения запуска генераторов управляющих импульсов, а его выход - с первыми входами генераторов управляющих импульсов, вторые входы которых объединены и являются входом записи-считывания запоминающего устройства.На чертеже изображена структурная схема устройства.Эапоминающее устройство содержит блоки 1 памяти матричного накопителя (не показан), регистр 2 адреса, в генераторов 3 управляющих импульсов, блок 4 Формирования сигнала разрешения обращения,щ регистров 5 номера строки, то схем 6 сравнения, п дешифраторов 7 тактовых сигналов, е дешифраторов В сигналов записисчитываниЯ, К элементов ИЛИ 9 первоЦ группы, К элементов ИЛИ 10 второй :группы, блок 11 запрещения запуска генераторов управляющих импульсоэ, причем адресные входи. блоков 1 памяти матричного накопителя соединены с регистром 2 адреса, а их инФормационные входы и выходы являются входами 12 и выходжми 13 устройства, входы регистра адреса являются адресныьы входами 14 устройства, вхо ды блока 4 Формирования сигнала разрешения обращення соединены с первыми выходами генераторов 3 управляющих. импульсов, а его выход является управляющим выходом 15.устройства. 15Тактовые входы .и входы записисчитывайия блоков 1 памяти каждой строки матричного накопителя.соединены соответственно с выходамн соответствующих элементов ИЛИ 9 и 10 первой н второй групп, одноименные .выходы дешиФраторов 7 тактовых сигналов.и дешнфраторов 8 сигналов записи-считывания соединены с входами соответствующих элементов ИЛИ 9 и 10 первой и второй групп соответственно, стробнрующие входы дешиФраторов 7 тактовых сигналов и.дешиФ- раторов 8 сигналов записи-считывания подключены соответственно к вторым.и третьим выходам соответствующих генераторов 3 управляющих импульсов, входы дешнФраторов 7 тактовых сигналов, дешифраторов 8 сигналов записи-считывания и входы пер-. вой группы входов схем б сравнения . 35 подключены к выходам соответствующих регистров 5 номера строки.Входы регистров 5 номера строки и входы второй группы входов схем .6 сравнения подключены к соответст вующйм выходам регистра 2 адреса, стробируюшие входы регистров 5 номера строки и схем 6 сравнения подклю-чены сьответственно к четвертому и пятому выходам соответствующих гене раторов 3 управляющих импульсов, выходы схем 6 сравнения соединены с входами блока 11 запрещения запуска генератоРов управляющих импульсов, а его выход - с первыми входами гене-.раторов 3 управляющих импульсов, вторые входы которых объединены и являютсявходом 16 записи-счнтывания запоьйнающего устройства.Устройство работает следующим об разом.Генераторы 3 управляющих импульсов запускаются по очереди. Если ни ,один иэ генераторов Э управляющих импульсов не запущен. (отсутствует на-,60 ложение обращений), процессор записывает в регистр 2 адреса адрес и запускает очередной генератор 3 управляющих импульсов. Запущенный генератор 3 управляющих .импульсов 65 разрешает прием в соответствующийрегистр 5 номера строки кода номера строки, Формирует строб соответствующего дешиФратора 7 тактовыхсигналов,.который через соответствующие элементы ИЛИ 9 первой группыразрешает прием адреса на внутренниерегистры адреса блоков 1 памяти выбранной строки матричного накопителя,и стробирует блок 4 Формированиясигнала разрешения обращения. Привыполнении записи запущенный генератор 3 управляющих импульсов формирует строб соответствующего дешиФратора 8 сигналов записи-считывания,при этом через соответствующие элементы ИЛИ 10 второй группы сигналзаписи передается на выбранную строку матричного накопителя, После получения сигнала разрешения обращения процессор может .записать в регистр 2 адреса адрес следующего обращения. Запущенный генератор 3 .управляющих импульсов Формирует строб соответствующей схемы б сравнения. Если номера строк текущего и следующего обращений соэпадают, то запуск .сле дующего генератора 3 управляндйх импульсов блокируется до окончания строба схема б сравнения, длительность которого равна времени цикла блока 1 памяти, и наложение обращений отсутствует. Если номера страк текущего и: следующего обращений не совпадают, следующее обращение начинается сразу после Фиксации адреса на внутренних регистрах адреса блоков 1 памяти. В этом случае максимальный темп обмена процессора с запоминающйм устройством определяется неьбходиьнюм временем Фиксации адресана регистре 2 адреса (адресные цепи для всех строк матричного накопителя общие) .Для подного использования быстродействия блоков 1 памяти количество генераторов 3 управляющих импульсов, регистров 5 номера Строки, схем б дравнеиия, дешиФраторов 7 тактовых сигналов и дещнФратороэ 8 сигналоэ записи-очитиввавия должно быть не меньше оччрэшения времеви цикла блоков 1 памяти и времени Фиксации адреса Ма ик адресных входах. Если в кдчестэе блоков 1 памяти применить микросхему К 565 РУЗА, а схемы управления выполнить на микросхемах серии 1 ОО, это отношение может быть равно 2-3. Еоличество строк К матричноге накопителя дпя .памятей большой емкости равно 8-16 и более, поэтому такая структура управления позволяет без уменьшения быстродействия уменьшить количество генераторов упраэдввацих импульсов до 2-31016834 на устройство вместо одного настроку. Таким образом, предлагаемое запоминающее устройство эа счет формирования управляющих сигнале с ив 6мышью небольшого количества генераторов управляющих импульсов позволяет существенно упростить цепи управления беэ снижения быстродействия оперативногЬ запоминающего-устройстве большой емкости,