Некогерентный приемник

(23) Приоритет -Опубликовано 070383, бюллетень Й 99Дата опубликования описания 070 Х 83 ИЗМ.Кп. Н 041/10 Н 0417/30 Государственный комитет СССР ио делам изобретений и открытий.Н.Зубко аявител 54) НЕКОГЕРЕНТНЫЙ ПРИЕМНИК умматора, выходы кои к входам блока срав ла от тный приемник, к памяти, объе.согласованных ых через квад-. дключены к перпервого блока и объединенных ла обработки оторых состоит единенных пер Изобретение относится к электросвязи, а именно к приемным устройствам систем коротковолновой радиосвязи, и может быть использовано в системах передачи данныхсистемах связи системах телеуправленйя и телесигнализации, системах связи с подвижными объектами, в которых для формирования составных сигналов с избыточностью применяют помехоустойчивые коды, а начальная фаза принимаемых сигналов неизвестна.Известно устройство, реализующее градиентную обработку составных сигналов с избыточностью, предполагающих формирование двух грубых оценок входного составного сигнала с избыточностью с последующим их декодированием и принятием решения С 11.Известеннекогеренсодержащий первый блодиненные по входу двафильтра, выходы которратичные детекторы повому и второму входамвычитания, а также трпо первому входу канасигналов каждый иэ киз последовательно со ремножителя и стсрых подключеннения (. 2 .Однако известные устройства обладают низкой помехоустойчивостьюприема в каналах с неизвестной на.чальной фазой принимаемых сигналов,Цель изобретения - повышение поме хоустойчивости приема в каналах снеизвестной начальной фазой принимаемых сигналовУказанная цель достигается тем,что в некогерентный приемник, содержащий первый блок памяти, объеди ненные по входу два согласованныхфильтра, .выходы которых через квадратичные детекторы подключены к первому и второму входам первого блокавычитания, а также три объединенныхпо первому входу кана обработкисигналов, каждый из к орых состоитиз последовательно соединенных пере-.множителя и сумматора, выходы которых подключены к входам блока сравнения, введены второй и третий блокипамяти, второй и третий блоки вычитания, два блока управления, дваблока операционных усилителей, дваблока сумматоров,три пороговых сеЗ 0 лектора, два двоичных р гистра и т идекодера, выходы которых подключенык соответствующим входам блока сравнения и вторым входам перемножителей каждого соответствующего каналаобработки сигналов, причем выходвторого блока вычитания через последовательно соединенные первый блокпамяти и первый блок операционныхусилителей подключен к входу первогоблока управления и первому входупервого блока сумматоров, к второ-10му входу которого подключен выходпервого двоичного регистра, вход которого объединен с входом первогодекодера, а выход первого блока сумматоров через первый пороговый селектор подключен к входу второгодекодера, входу второго двоичногорегистра ипервому входу третьегоблока вычитания, выход которого черезпоследовательно соединенные второй щоблок памяти и второй блок операционных усилителей подключен к входу второго блока управления и первому входувторого блока сумматоров, к второмуВХОДУ кОтОРОго пОДключен ВыхОД ВТОРО 25го двоичного регистра, а выход второго блока сумматоров через второй пороговый селектор подключен к входутретьего декодера,при этом выход первого блока вычитания через третий блокпамяти подключен к второму входутретьего блока вычитания, объединенным первым входам перемножителей каждого канала обработки сигналов, первому входу второго блока вычитанияи входу третьего порогового селектора,выход которого подключен к второмувходу второго блока Вычитания и входу первого двоичного регистра, причем выходы первого и второго блоковуправления подключены соответственно к вторым входам первого и второгоблоков операционных усилителей. На чертеже представлена структурная электрическая схема приемни ка.Некогерентный приемник содержит согласованные фильтры 1 и 2, квадратичные детекторы 3 и 4; первый, второй и третий блоки 5 - 7 вычитания, 5 О первый и второй блоки 8 и 9 памяти, блоки 1 Я и 11 операционных усилителей, блоки 12 и 13 управления, третий блок 14.памяти, первый и второй блоки 15 и 16 сумматоров, перемножители 17 и 18, первый двоичный регистр 19, первый и второй порого- .вые селекторы 20 и 21, второй двоичный регистр 22, третий пороговый селектор 23, перемножитель 24, сумматоры 25 - 27, первый, второй и третий декодеры 28 - 30, блок 31 сравнения.Приемник работает следующим образом. 65 На вход приемника поступает (пусть последовательно) составной сигнал с избыточностью формируемый на основе разрешенной кодовой комбинации помехоустойчивого кода. Каждый элементарный сигнал (соответствующийединичному или нулевому символу разрешенной кодовой комбинации, на основе которой и формируется данный составной сигнал с избыточностью) обрабатывается предварительно в двух параллельных каналах, состоящих иэ согласованных фильтров 1 (2) и квадратичных детекторов 3 (4). На выходе одного канала формируется аналоговый сигнал, определяющий проекцию вход- ного сигнала на одну ось, а на выходе другого канала - на другую ось. Данные сигналы поступают на входыпервого блока 5 вычитания, в которомопределяется их разность и в видепоследовательного аналогового сигнала Х 1 ) 1,п 1 запоминается в ячейке памяти третьегО блока 14 памяти.В результате аналогичной обработки всех элементарных сигналов втретьем блоке 14 памяти запоминаетсяаналоговая (точная) оценка Хх ) входного составного сигнала с избыточностью.Из третьего блока 14 памяти аналоговый сигнал Х последовательно считывается (с регенерацией) на вход третьего порогового селектора 23, В котором преобразуется в последовательный двоичный составной сигнал (двоичную кодовую комбинацию) 21= 1;. Иэ третьего блока 14 памятй айалоговые сигналы Х поступают также на второй вход второго блока 6 вычитания, в котором иэ величины х вычитают величину выходного аналогового сигнала третьего порогового селектора 23, в результате чего получают сигналы (проекции градиента) 3 = Х -2 (=1,п). Выходной сигнал Е подается также в первый двоичный регистр 19, где запоминается, и на вход первого декодера 28.После обработки в третьем пороговом селекторе 23 всех составляющих сигнала Х в первом блоке 8 памяти будет храниться поступившая с выхода второго блока 6 вычитания аналоговая комбинация К =р.) , в первом1-1 1 О; ф двоичном регистре 19 будет храниться двоичная кодовая комбинация 21 и эта же комбинация будет храниться во входном регистре первого декодера 28.После этого в первом декодере 28 будет сформирована выходная двоичная разрешенная кодовая комбинацияЕ (ближайшая к входной двоичнойРкомбинации 2 ). Комбинация Е хранитР 1ся в выходном регистре первого декодера 28;Из первого блока 8 памяти составной аналоговый сигнал 81 считывается параллельно (параллельный выходячеек памяти первого блока 8 памятиявляется импульсно-потенциальным,т.е. сигнал на его выходе существуетнекоторое время, определяемое временем анализа входных и формированиемвыходных сигналов в первом блоке 10 10операциОнных усилителей), причемкаждый его элементарный сигнал подается на вход соответствующего операционного усилителя первого блока .:.10 операционных усилителей. В этот 15момент времени запускается, например, генератор линейно изменяющегосянапряжения в первом блоке 12 управления, выходное напряжение которогоуправляет изменением коэффициентаусиления усилителей первого блока10 операционных усилителей. При этомв первом блоке 12 управления осуществляется контроль выходных величин напряжений элементарных усилителей.Как только величина выходного напряжения хотя бы одного элементарногоусилителя превысит пороговое значение (оно может задаваться в первомблоке 12 управления, например, спомощью специального источника порогового напряжения) генератор линейноизменяющегося напряжения выключается, открываются, например, выходныеключи в первом блоке 10 операционныхусилителей, и на первый вход первогоблока 15 сумматоров поступает усигленный аналоговый сигнал ": фт" 1121=1который в данном блоке покоординатно 40(посимвольно ) складывается с двоичным сигналом 2, параллельно считываемым иэ первого двоичного регистра 19. В результате операции сложения на выходе первого блока 15 сумматоров формируется аналоговый сигналХ = 2 . + у, .:Х, который сЧ И)= (1 й=помощью первого порогового селектора 20 преобразуется в двоичную кодо1вую .;омбинацию 2 =2 .1,2 Ь:Двоичная кодовая комбинация 2 поступает одновременно в следующие блоки: во входной регистр второго де кодера 29, в котором она преобразуется в ближайшую разрешенную двоичную кодовую комбинацию 2 , запоминаемую в выходном регистре второго декоде- ра, 29 к во второй двоичный регистр 22,б 0 где запоминается; на первый вход третьего блока 7 вычитания, на второй вход которого последовательно(как и сигнал 2) подается считываемый из третьего блока 14 памяти это второе 65 считывание иэ третьего блока 0 памяти ) аналоговый сигнал Х.На выходе третьего блока 7 вычитания формируется разностный сигналр я11 я г 1 пГ(аД;, ХЯУ) Р 1 Р КОТОРЫЙзапоминается во втором блоке 9 памяти иобрабатывается с помощью второгоблока 11 операционных усилителейиблока 13 управления так же, как обрабатывается с помощью первого блока 10 операционных усилителей и первого блока 12 управления сигнал к 1.В результате такой обработки навыходе второго блока 11 операционныхусилителей Формируется усиленный сиг.нал Й=Т,), , который во втором)Зблоке 1 Ь сумматоров посимвольно суммируется с сигналом 22, считываемым из второго двоичного регистра 22.После выполнения операции суммирования на выходе второго блока 16сумматоров формируется аналоговыйсигнал ЙсУ "ХХ =(ХТ),: который с помощью второго пороговогоселектора 21 преобразуется в двоичную кодовую комбинацию 2 =12З3)1):1поступающую во входной регистр третьего декодера 30. В третьем декодере30 двоичная комбинация 2 Э преобразуется в ближайшую двоичную кодовуюкомбинацию 2 , которая считываетсяРЗ(последовательно) на второй входперемножителя 24 третьего канала обработки сигналов. Одновременно иэ выходных регистров первого и второгодекодеров 28 и 29 на вторые входысоответственно перемножителей 17 и18 первого и второго каналов обработки сигнала считываются разрешенные кодовые комбинации ЕР и 2 Р ана их общий вход иэ третьего блока14 памяти считывается (третий раэсчитывается информация иэ третьегоблока 14 памяти ) аналоговый сигнал Х.В перемножителях 17, 18 и 24 соответствующие сигналы посимвольно перемножаются, а результаты выдаютсяна вход соответствующего сумматора25 - 27, На выходе каждого иэ сумматоров 25 - 27 формируются сигналы,амплитуды которых пропорциональныстепеням близости между сигналом Хи разрешенными кодовыми комбинация 2 Р 1 2 Р 2 и 2 РЗ Выходные сигналы сумматоров 25 27 поступают на соответствующие входы блока 31 сравнения, где сравниваются. По управляющему. сигналу он выдается из блока 31 сравнения) из выходных регистров декодеров на выход приемника считываетсята из разрешенных кодовых комбинаций 21,2 Р 2 и 2 р, для которой выходной сигнал соответствующего блока суммирования наибольший.После этого все блоки памяти и двоичные регистры сбрасываются и приемник обрабатывает следующий входной составляющий сигнал с избыточностью.Таким образом, некогерентный при". емник позволяет повысить. помехоустойчивость приема при передаче дискретной информации с неопределенной начальной фазой сигналов, образующих составной сигнал с избыточностьюФормула изобретенияНекогерентный приемник, содержащий первый блок памяти, объединенные по входу два согласованных фильтра, выходы которых через квадратичные детекторы подключены,к первому и второму входам первого блока вычитания, а также три объединенных по первому входу канала обработки сигналов, каждый из которых состоит из последовательно соединенных перемножителя и сумматора, выходы которых подключены к входам блока сравнения, о т л и ч а ю щ и й с я тем, что, ,с целью повышения помехоустойчивости приема в каналах,с неизвестной начальной фазой принимаемых сигналов, в него введены второй и третий блоки памяти, второй и третий блоки вычитания, два блока управления, два блока операционных усилителей, два . блока сумматоров, три пороговых селектора, два двоичных регистра и три декодера, выходы которых подключены к соответствующим входам блока . сравнения и вторым входам перемножителей каждого соответствующего канала обработки сигналов, причем выход второго блока вычитания черезпоследовательно соединенные первыйблок памяти и первый блок операционных усилителей подключен к входу первоГо блока управления и первому входу первого блока сумматоров, к второму входу которого подключен выходпервого двоичного регистра, входкоторого объединен с входом первогодекодера, а выход первого блока сумО маторов через первый пороговый селектор подключен к входу второгодекодера, входу второго двоичногорегистра и первому входу третьегоблока вычитания, выход которого че 15 рез последовательно соединенные второй блок памяти и второй блок операционных усилителей подключен к входу второго блока управления и первому входу второго блока сумматоров,к второму входу которого подключенвыход второго двоичного регистра, авыход второго блока сумматоров черезвторой пороговый селектор подключен к входу третьего декодера, при25 этом выход первого блока вычитаниячерез .третий блок памяти подключенк второму входу третьего блока вычитания, объединенным первым входамперемножителей каждого канала обработки сигналов, первому входу второго блока вычитания и входу третьегопорогового селектора, выход которого подключен к второму входу второгоблока вычитания и входу первого двоичного регистра, причем выходы первого и второго блоков управления подключены соответственно к вторым вхо".дам первого и второго блоков операционных усилителей.Источники информации,4 О принятые во внимание при экспертизе1. Авторское свидетельство СССРР 824263, кл.6 08 С 19/28, 1979.2. Финк Л.М. Теория передачи дис-.кретных сообщений. М., "Сов.радио",45 1970 с. 642, рис. 10.3(прототип ).акаэ одпис лиал ППП "Патент", г. ужгород, ул. Проек 92/47 Тираж б 75 ВНИИПО Государственногопо делам иэобретений 113035, Москва, Ж.-35, Ра комитета СССРи открытийнская наб., д