Стохастический интегратор

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик ни 942017(61) Дополнительное к авт. свид-ву(22) Заявлено 19,1180 (21) 3007099/18-24 РМ Кп з О 06 Р 7/70 с присоединением заявки Йо Государственный комитет СССР оо делам изобретений н открытий(088. 8) Дата опубликования описания 07,0782(72) Авторизобретения Ю А Брюхомицкий Таганрогский радиотехнический институт им. В.Д. Калмыкова(54) СТОХАСТИЧЕСКИЙ ИНТЕГРАТОР Изобретение относится к вычислительной технике и может быть использовано в стохастических вычислитель-"ных машинах и устройствах.Известеч стохастический интегратор, содержащий постоянное запоминающее устройство, генератор управляющих случайных последовательностейи логическую матрицу 1,Обладая простотой схемкой реализации и возможностью легкой перестройки на воспроизведение различных функций, такой интегратор требует вместес тем значительного объема постоянного запоминающего устройства и большого количества управляющих случайныхпоследовательностей.Известен также стохастическийинтегратор, содержащий сдвигающийрегистр с комбинационньм сумматоромна входе, одноразрядный генераторслучайных символов и схему сравнения 2Обладая простотой аппаратурнойреализации, такой интегратор имеет,однако, низкое быстродействие ввидупоследовательного принципа организации вычислений,Наиболее близким по техническойсущности к предлагаемому являетсястохастический интегратор, содержа,щий п-разрядный накопитель подынтегральной функции, вход которого яв"ляется входом интегратора, генератор 5случайных чисел, генератор тактовыхимпульсов, блок сравнения, первыйвход которого соединен с выходом генератора случайных чисел, тактирующийвход соединен с тактирующим входомнакопителя подынтегральной функциии с выходом генератора тактовых, импульсов, а выход является выходом;устройства (3.Недостатком указанного интегратора является его аппаратурная слож ность, основную долю которой составляют и-разрядные генератор случайныхчисел и блок сравнения, предназначенные для вероятностного преобразования и-разрядньг: значений подынтег ральной функции.Цель изобретенияупрощение стохастического интегратора.Поставленная цель достигаетсятем, что стохастический интегратор,содержащий накопитель, вход которого:является входом устройства, блоксравнения, выход которого являетсявыходом устройства, генератор случайных чисел, выход которого соеди;нен с первым входом блока сравнения, 942017генератор тактовых импульсоз, выход которого соединен с тактирующими входами накопителя и блока сравнения, дополнительно. содержит коммутатор, счетчик, элемент задержки и элемент запрета, причем первый и второй информационные входы коммутатора соединены с выходами соответственно старших и младших разрядов накопителя, выход " с вторым входом блока сравнения, а управляющий вход - с выходом счетчика и входом элемента задержки, выход которого соединен с запрещающим входом элемента запрета, вход элемента запрета подключен к выходу генератора тактовых импуль" сов, а выход соединен с входом счетчика,На чертеже представлена блок-схема стохастического интегратора.Интегратор содержит накопитель 1, коммутатор 2, блок 3 сравнения, генератор 4 случайных чисел, элемент 5 запрета, счетчик б, элемент 7 задержки, генератор б тактовых импульсов. Вход накопителя 1 является входом г нтегратсра. Выходы и/2 старших и и/2 младших разрядов н:,копителя 1 соединены соответственно с первым и вторым информационными входами ко.утатора 2, выход которого соеди" нен сс вторым входом блока 3 сравнения. Выход генератора 4 случайных чисел соединен с первым входом блока 3 сравнения, выход которого является выходом интегратора. Вьиод генератора 8 тактовых импульсов соединен с тактирующими входами накопителя 1 и блока 3 сравнения, а также с входом элемента 5 запрета, выход которого соединен с входом счетчика 6. Выход счетчика б соединен с упавляющим входом коммутатора 2 и входом элемента 7 задержки, выход которого соединен с запрещающим входом элемента 5 запрета.Интегратор работает следующим образом.Перед началом процесса инте. рирования в накопитель 1 заносится начальное и-разрядное значение подынтегральной функции у(х) . Счетчик б находится в исходном - нулевом состоянии, которому соответству".т отсутствие сигнала переполнения на его выходе. Коммутатор 2, управляемый этим сигналом, находится в пер" вом (из двух) положении, при кото- ром второй вход блока 3 сравнения подключен к выходу старших и/2 разрядов накопителя,Процесс интегрирования инициируется тактовыми юшульсами, вырабатываемыми генератором 8 тактовых импульсов. При этом, счетчик б через .открытый элемент 5 запрета начинает подсчет поступающих на его вход тактовых импульсов, а блок 3 сравненияЬсуществляет преобразование содержимого старших и/2 разрядоз на 1:опителя 1 (у (х;) в случайную последовательность,иьйульсовг8 Ип 3 (х ), если,и(1) (1 С(х(1) Ч, 1(1 ), 0 р еслИ,и (1)Ъ)(Х;И 1(1) поступает на выход интегратора. Накоплене этой последователь ности в соответствии с методом Монте-Карло позволяет получить приближенную оценку интеграла:Х( 2(,Х;)=З(х)ах" ЬХЬ (, (К) Р)Х 0 где ах=2 "- шаг интегрирования для основной частоты. (Операция накопления (2) выполняется, в другом 25 аналогичном интеграторе или отдельн.м накопителе, входящем в состав вычислительного устройства)Сдновременно с выцачей последовательностиЬ) на вход интегратора пос.упает входная случайная последовательность ( (1), которая по мере накопления в накопителе 1 образует текущие значения подынтегральнся функции у(х;). 35 у(х) =у(х 1)+ д х (л. (3)1=0 р 1,2,В описанном режиме устройство работает до тех пор,пока счетчик б незаполнится до состояния 1 1 1 11. 40 Тогда очередной тактовый импульс вызывает переход счетчика 6 в исходное нулевое состояние, а на его выходе формируется сигнал переполнения, который переводит коммутатор 2 во второе положение. В этом положении блок 3 сравнения подключает ся к выходу младших и/2 разрядовнакопителя 1 и эа один такт осуществ О ляет однократное преобразование содержимого младших и/2 разрядов накопителя 1 ум(х ) в символ случайной последовательности;ядр(х если р(1) Р,(х(е =о если,и(1)ъ,)Зц (х, ( 4 )В следующем такте задержанный в элементе 7 сигнал переполнения закрывает элемент 5 запрета. Последний блокирует поступление на вход счетчика б очередного тактового импульса и тем самым задерживает на один такт переход счетчика в состояние .000001, В результате в счетчикеч/76 одий дополнительный такт находится .в и/2 исходном нулевом состоянии. При этом сигнал переполнения на его выходе вновь отсутствует, что вызы-. вает переключение коммутатора 2 опять в первое положение. Цикл работы устройства повторяется.Сущность предлагаемого техничес" кого решения заключается в упрощении интегратора за счет сокращения до и/2 числа разрядов подынтегральной функции,опрашиваеьвх блоком сравнения с основной тактовой частотой. При этом младшая часть разрядов подынтегральной функции опрашивается с частотойв 2" раз меньшей чем осговная (и " полное число разрядов подынтегральной функции) . В итоге абсо,лютные погрешности вычисления основной и дополнительной частей приращения интеграла оказываются обратно пропорциональными максимальным абсолютным размерам этих частей. В свою очередь, это приводит к более сбалансированной суммарной относительной погрешности интегратора при одновременном его упрощении.Пунктирной линией на чертеже обведена управляющая часть интегратора, которая имеет отношение не только к одному данному интегратору, а является .общей для всей совокупности аналогичных интеграторов, участвующих в решении задачи. Так, при использовании предлагаемого интегратора в качестве решающего блока в составе цифрового дифференциального анализатора, цифровой интегрирующей машины и других подобных системах потребуется только одна управляющая часть на весь имеющийся набор решающих блоков,Технико-экономическая эффектив" ность предлагаемого интегратора заключается в упрощении устройства при сохранении его быстродействия и точности. Как следует иэ описания предлагаемого устройства, его уп 1.ощение достигается за счет сокращения в 2 раза разрядности блока 3 сравнения и генератора 4 случайных чисел.Достаточно высокая сложность отмеченных блоков в сочетании со сравнительной простотой вводимого комму 5 татора 2 позволяет упростить стохастический интегратор. на 20-40. формула изобретения10Стохастический инте гратор, содержащий накопитель, вход которого яв"ляется входом устройства, блок сравнения, выход которого является вы-15 ходом устройства, генератор случайных чисел, выход крторого соединенс первым входом .блока сравнения,генератор тактовых импульсов, выходкоторого соединен с тактирующимивходами накопителя и блока сравнения,о т л ич а ю щ и и с я тем, что,с целью упрощения, он содержит коммутатор, счетчик, элемент задержкии элемент запрета, причем первыйи второй информацйонные входы коммутатора соединеныс выходами соответственно старших и мпадших разря-дов накопителя, выход - с вторымвходом блока сравнения, а управляющий вход - с выходом счетчика иЗО входом элемента задержки, выход которого соединен с запрещающим входомэлемента запрета, вход элемента запрета подключен к выходу генераторатактовых импульсов, а выход соединей35 с входом счетчика.Источники информации,принятые во внимание при экспертизе1. Яковлев В.В Федоров Р.ф.Стохастические вычислительные машины.40 И., фМашиностроение 1, 1974, с.144148.2. Кирьянов Б,Ф Цифровые моделии интегрирующие структуры. Таганрог,1970, с225-231,45 3, Гейнс Б.Р. Стохастическая вычислительная машина. Электроника 1,1967, В 14, с, 3-11 (прототип) .94 г 0 П Составитель О. Майороор П. Макаревич Техред Ж. Кастелевич свое тета СССРрытийнаб., д. 4/5 ул, Проектная, 4 Патент , г. жго о ал 84139 Тираж 7 ВНИИПИ Государственн по делам изобретен 113035, Москва, Ж, 1го комий и отаушска ректор У. Пономаренко