Запоминающее устройство с самоконтролем

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфез СфватсиикСфцидпистичасиикреспублик щ 930388, с присоединением заявки М С 11 С 29/00 евеударстщиак кемктет СССР аф делам изобретений н еткрыткй(54) ЗАПОМИНЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ Изобретение относится к цифровой" вычислительной технике и может быть применено в цифровых вычислительных машинах и системах.Известны запоминающие устройства (ОЗУ), в которых защита адресного тракта может быть осуществлена с помощью контрольного кода адреса, сопровождающего каждое слово информации в ОЗУ при хранении, либо с помощью суммарного контрольного кода слова и адреса, по которому это слово хранится 11 1.Недостатком таких ОЗУ является невозможность осуществления предварительного контроля путем записи, последующего чтения информации из ячеек и сравнения записанной и прочитанной информации.Наиболее близким по технической сущности является запоминающее устройство, содержащее последовательно соединенные регистр адреса и дешифратор, блок оперативных запоминающих матриц и постоянную запоминающуюматрицу, входы которых соединены свыходом дешифратора, усилители считывания-записи и усилители считывания, входы которых соединены соответственно с выходами блока оперативных запоминающих матриц и постоянной запоминающей матрицы, регистрслова и регистрконтрольного кода,входы которых соединены соответст Овенно с выходами усилителей считывания-записи и усилителей считывания, и блок контроля, три входакоторого соединены соответственнос выходом регистра слова, регистра 151контрольного кода.и регистра адреса 21.Недостатком такого запоминающегоустройства является его недостаточная надежность.Цель изобретения - повышение надежности устройства.Поставленная цель достигаетсятем, что запоминающее устройство с5 1 О 15 20 25 45 50 э 5 самоконтролем содержит последовательно соединенные регистр адресаи дешифратор, выходы дешифратораподключены к входам блока матрицных накопителей, оперативной. и постоянной памяти, входы-выходы матричных накопителей оперативной памятисоединены с входами-выходами усилителей записи-считывания, выходыматричного накопителя постояннойпамяти соединены с входами усилителей считывания, входы-выходы усилителей считывания подключены к входам регистра слова, выходы усилителей считывания соединены с входамирегистра контрольного кода, выходырегистра слова и регистра контрольного кода соединены с входами блокаконтроля, в него введены элемент И,узел блокировки, блок определениянеисправной комбинации, регистрынеисправного кода, первые входы которых подключены к выходу блока контроля, вторые - к выходу регистра адреса и соответствующему входу блокаконтроля, Выходы регистров неисправного кода соединены с входами блокаопределения неисправной комбинации,выход которой соединен с третьим входом одного из регистров неисправного кода и входом узла блокировки,первый и второй входы элементовИ соединены соответственно с выходом узла блокировки и выходом регистра слова.Блок определения неисправной комбинации содержит элемент сравнения,первый, второй и третий регистрывход третьего регистра подключен кодному из входов элемента сравнения,другие входы которого являются входами блока, выходы элемента сравнения подключены к входам соответствующих регистров, выход третьегорегистра является выходом блока,На фиг. 1 представлена структурная схема устройства; на фиг. 2 блок определения неисправной комбинации.Устройство содержит регистр 1адреса, дешифратор 2 адреса, блок3 матричных накопителей оперативнойпамяти, блок 4 матричных накопителей постоянной памяти, хранящий контрольный код адреса соответствующихячеек, усилители 5 считывания-записи, усилители 6 считывания, регистр 7 слова, регистр 8 контрольного кода, фиксирующий контрольные разряды адреса, сопровождающие каждое словоинформации, первый и второй регистры9 и 10 неисправного кода, блок 11контроля, блок 12 определения неисправной комбинации, узел 13 блокировки обращения и элемент И 14,Запоминающее устройство подключается к внешним абонентам с помощьюследующих шин: 15 - входные шиныадреса; 16 - входные шины слова;17 - шина сигнала ошибки; 18 - шиныкода блокировки неисправного адреса;19 - выходные шины слова,Регистр 1 адреса подключается кдвшифратору 2, выходы которого соединены с входными адресными шинамиблока 3 запоминающих матриц, регистр7 слова подключен к усилителям 5 считывания-записи, а выход регистра 7соединен со входом блока 11 контроля.Входы регистров 9 и 10 соединеныс выходом регистра 1 адреса, а выходырегистров 9 и 10 подключены к входамблока 12 определения неисправной комбинации, выход узла 13 блокировкиобращения выдает на схему И 14 кодадреса неисправной комбинации.Блок 3 и секции 4 управляются об,щим дешифратором 2 адреса. При обра. щении по любому адресу следует обращение в блок 3 (для чтения или записи информации) и секцию 4 (только .для чтения хранящейся информации), Секция 4 используется для хранения 35контрольного кода адреса ячейки, вкоторую следует обращению.Блок 12 определения неисправнойкомбинации содержит элемент 20 сравнения, первый регистр 21 (кода сравнившихся разрядов), второй регистр ао22 (признаков сравнения разрядов),блок 23 выдачи кода,Устройство работает в режимахзаписи и чтения информации как обычное оперативное запоминающее устройвство.При записи информации в оперативное .запоминающее устройство адресячейки, находящийся на входных шинах 15 адреса и записываемое слово,находящееся на входных шинах 16слова, поступают соответственно на регистр 1 адреса и регистр 7 слова, Поступивший адрес через дешифратор 2 адреса выбирает необходимую ячейку блока 3 и через усилители 5 считывания-записи и блок 3 записывается состояние регистра 7. Одновременно по адресу, зафиксированному на5 93регистре 1, через дешифратор 2 изблока М матричных накопителей постоянной памяти на регистр 8 выбирается контрольный код адреса. Адресс регистра 1 адреса поступает в блок11 контроля, сворачивается и сравнивается с состоянием регистра 8,В случае несоответствия блок 11 выдает сигнал ошибки на шины 17 и науправляющие входы регистров 10 и 9.Это говорит о неисправности адресного тракта, в частности об отказевыхода ступени дешифратора. Устройство переходит в режим определенияотказавшего выхода ступени дешифратора. Псевдоисправный адрес при следующем обращении с регистра 1 адреса переписывается на регистр 9 неисправного адреса по сигналу управления из блока 11. Следующий псевдоисправный адрес фиксируется на регистре 10 неисправного адреса. В блоке 12 определения неисправнойкомбинации происходит выделение об- щей части кодов всех псевдоисправных адресов.Элемент 20 сравнения производитсравнение кодов, находящихся на регистрах 9 и 10. Коды сравнившихся разрядов фиксируются на регистре 21, а признаки сравнения поразрядно - на регистре 22.В блоке 13 блокировки обращения выделяются разряды кода адреса, определяющие отказавшую ступень и выход дешифратора для выдачи их на шины 18, блокируя тем самым обращение во все ячейки ОЗУ, за исключением ячейки или группы ячеек, выбираемой оказавшим выходом дешифратора.Чтение информации из запоминающего устройства происходит аналогично описанному выше для операции записи. Адрес поступает на регистр 1 через вход 15, а прочитанное слово выдается на шины 19 через элемент И 1 М при отсутствии сигнала блокировки из блока 13.Предлагаемое устройство позволяет выявить ошибки в адресном трак- те, блокировать обращения в часть ОЗУ, непригоДную для использования, оохранить работоспособной остальную часть ОЗУ, что увеличивает надежность запоминающего устройства. Формула изобретения1. Запоминающее устройство с самоконтролем, содержащее последователь 0388 6 Источники информации,принятые во внимание при экспертизе;1, Авторское свидетельство СССРМ 333559, кл. С 06 Г 11/08, 19702. Авторское свидетельство СССРИ 335718, кл. 6 11 С 11/00, 1970(прототип). 5 1 о 15 2 о 25 зо 35 4 о 45 50 но соединенные регистр адреса и дешифратор, выходы дешифратора додключены к входам блока матричных накопителей оперативной и постояннойпамяти, входы-выходы матричных накопителей оперативной и постояннойпамяти соединены с входами-выходамиусилителей записи-считывания, выходыматричного накопителя постояннойпамяти соединены с входами усилите"лей считывания, входы-выходы усилителей считывания подключены к входамрегистра слова, выходы усилителейсчитывания соединены с входами регистра контрольного кода, выходы регистра слова и регистра контрольногокода соединены с входами блока контроля, о т л и ч а ю щ е е с я тем,что, с целью повышения надежностиустройства, в него введены элементИ, узел блокировки, блок определения неисправной комбинации, регистры неисправного кода, первые входыкоторых подключены к выходу блокаконтроля, вторые - к выходу регистраадреса и соответствующему входу блока контроля, выходы регистров неисправного кода соединены с входамиблока определения неисправной комбинации, выход которой соединен с третьим входом одного из регистров не"исправного кода и входом узла блокировки первый и второй входы элемен-та И соединены соответственно с выходом узла блокировки и выходом регистра слова,2. Устройство по и. 1, о т л и -ч а ю щ е е с я тем, что блок определения неисправной комбинации содержит элемент сравнения, первый,второй и третий регистры, вход третьего регистра соединен с выходомвторого регистра, вход-выход третьего регистра подключен к одномуиз входов элемента сравнения, другие входы которого являются входами блока, выходы элемента сравнения подключены к входам соответствующих регистров, выход третьего регистра является выходомблока.930388ИИПИ Заказ 3482/69 Тираж 624 Подписн Филиал ППП "Патент", г. Ужгород, ул. Проектная,