Запоминающее устройство

Свез СоввтсимяСфцмапнстичвсиияРвснубпии ОМУ СВИДЕТЕЛЬСТВУ А(22) Заявлено 03.04.80 (2) 2902294/18-24 ием заявки УЙ -с присо дарственный квмятет СССР3) УДК 681327..6 (088.8) Опубликовано 30 12,81. Бюллетень МДата опубликования описания 30.12.81(72) Авторы изобретения В внч и В, А. Яцкевич Гомельский государственный Заявител ите 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах вычислительных комплексов.Известны постоянные запоминающие устрой. ства, содержащие ячейки запоминающих элемен. тов и устройство управления, обеспечивающее поиск и считывание информации, Устройство управления состоит иэ регистра адреса, дешиф. ратора и усилителей считывания. Дешифратор в соответствии с кодом адреса выбирает одну ячейку, а усилители считывания усиливают сигтв нал с этой ячейки до необходимого уровня 1.Недостаток известных устройств заключается в том, что обращение к ячейке запоминающих элементов и считывание информации одновре.менно может происходить только по одному ад тз ресу, При обращении по разным адресам считывание информации происходит последовательно, при этом суммарное время выборки имеет больпюе значение.Наиболее близкой по технической сущности а к предлагаемому устройству является матрица с пословной выборкой и одной ступенью де.шифрации, содержащая запоминающие элементы,входы которых подключены адресными шинамиразных координат к выходу дешифратора адреса, а выходы соединены общей разрядной шиной,другой конец которой присоединен ко входублока считывания, При поступлении на дешифратор адреса кода адреса возбуждается определенная шина дешифратора н состояние (логичес.кий "О" или "1") с запоминающего элемента,подключенного к данной адресной вине можетбьиь считано по обшей разрядной шине 2.Указанное устройство обеспечивает обращениек запоминающим элементам и считывание информации в каждый момент времени только поодному адресу, Обращаться и считывать инфор.мацию независимо и одновременно по разнымадресам невозможно.Таким образом общее время выборки поразным адресам имеет болыпое значение и оп.ределяется суммой времени выборки по каждо.му адресу отдельно,Цель изобретения - повышение быстродей.ствия устройства,Поставленная цель достигается тем, что взапоминающее устройство, содержащее элементы894789 0 го 25 зо 35 40 памяти, выходы которых подключены ко входу блока считывания, адресный блок, дополнительно введены дополнительные блоки считывания, входы которых подключены ко входублока считьвания, аналоговые сумматоры, выходы которых подключены ко входам соответствующих элементов памяти, а одни входы -к выходам адресного блока, и дополнительныеадресные блоки, выходы которых подключенык соответствующим другим входам аналоговыхсумматоров,Кроме того, элемент памяти содержит ключ,триггер и согласующий элемент, вход которогоподключен к выходу ключа, а вход ключа подключен к выходу триггера.Адресный блок содержит ключи, дешифратор и генератор, выход которого подключенк одним входам ключей, вторые входы ключейподключены к соответствующим выходам дешиф.ратора.Блок считывания содержит последовательносоединенные полосовой фильтр и преобразова.тель уровня, .На чертеже представлена схема изобретения.Устройство содержит адресные блоки 1, аналоговые сумматоры 2, адресные шины 3, эле.менты 4 памяти, общую разрядную шину 5,блоки 6 считьвания, ключи 7, дешифратор 8,генератор 9, ключи 10, триггер 11, согласующиеэлементы 12, полосовые фильтры 13, преобра.зователи 14 уровня.Устройство работает следующим образом,В устройстве количество адресных блоков 1равно количеству блоков 6 считывания, В состав каждого адресного блока 1 входит генератор 9, причем значения частот генераторов 9не равны между собой. В состав каждого блока 6 считывания входит полосовой фильтр 13,В полосе пропускания фильтров 13 находятсясоответственно частоты генератора 9 блока адреса 1. В режиме считьвания при поступлении кодов адреса на вход одного или нескольких адресных блоков 1 на соответствующих выходных шинах каждого из них появляется гармоническое колебание с частотой, определяемой генератором 9 данного адресного блока 1, Эти колебания поступают на входы соответствующих аналоговых сумматоров 2 данной координаты, с выхода которых сигналы, равные сумме входных 5 О гармонических колебаний, поступают на входы элементов 4 памяти. В зависимости от состояния опрашиваемых элементов 4 памяти входные сиг. налы появляются или не появляются на их вы. ходах, Сигналы с выходов опрашиваемых эле. 55 ментов 4 памяти через общую шину 5 поступают на входы блоков 6 считывания, в которых осуществляется частотная селекция вход 4ных сигналов и преобразование выделенных сигналов в логический уровень.Одновременное независимое обращение по одному или разным адресам элементов 4 памя. ти путем подачи кодов адре:а на определенное количество адресных блоков 1 и определение состояния этих элементов 4 на выходах блоков 6 считывания обеспечивается тем, что адресные блоки 1 вырабатывают сигналы опроса в виде гармонических колебаний разных частот, имеющих различный спектр, а выделение этих ситналов из общего происходит за счет частотного разделения системой полосовых фильтров 13 в блоках 6 считывания, Каждому адресному блоку 1 соответствует один блок 6 считывания, полосовой фильтр 13 которого пропускает сигналы с частотой задающего генератора 9 данного блока 1 адреса. Рассмотрим их работу более подробно.При поступлении кода адреса на вход дешифратора 8 на одном из его выходов появляется логический сигнал, который поступает на первый вход соответствующего ключа 7, На вторые входы последнего поступает гармоническое колебание с частотой генератора 9. Логический сигнал с выхода дешифратора 8 яв ляется разрешающим для ключа 7 и гармоническое колебание появляется на его выходе, т.е. на выходной шине блока 1 адреса, Это колебание поступает на вход аналогового сумматора 2 данной координаты и с его выхода по адресной шине 3 поступает на вход элемента 4 памяти. В триггере элемента 4 памяти хранится 1 бит информации. Если триггер находится в нулевом состоянии, то ключ 10 закрыт и на его выход никакие сигналы не проходят, а если в триггере 1 1 хранится логическая "1", то сигнал с последнего поступает на ключ 10 и держит его в открытом состоянии. В этом случае входной сигнал через ключ 10 и согласующий элемент 12 поступает в общую разрядную шину 5, с выхода кото. рой сигнал поступает на входы блоков 6 считывания, причем входом каждого блока 6 счи. тывания является полосовой фильтр 13,Гармоническое колебание появится на выходе толь ко того полосового фильтра, в полосе пропус. кания которого находится частота данного колебания, т.е. частота задающего генератора 9 блока адреса 1, Далее этот сигнал с выхода фильтра 13 поступает на вход преобразователя 14 уровня, на выходе которого он преобразу.ется в логический сигнал.Использование в устройстве в качестве сиг. палов опроса гармонических колебаний разных частот и их частотное разделение на выходе общей разрядной шины 5 позволяет одновременно обращаться и считывать информацию со многих элементов 4 памяти по негасимым каналам. При этом поле памяти, образованное иэ зле ментов 4 памяти, остается общим,Применение предлагаемого запоминающего устройства позволяет существенно уменьщнть общее время выборки, т.е. повысить его быстро. действие, при этом отпадает необходимость поочередного обращения к общему полю памяти и установлению приоритета при обращении. Независимость обращения в предлагаемом устройстве позволяет использовать его в качестве запоминающего устройства в системах с боль шим количеством конфликтных ситуаций при обращении в память.Формула изобретения1. Запоминающее устройство, содержащее элементы памяти, выходы которых подключе. ны ко входу блока считывания, адресный блок о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дополнительные блоки считывания, входы которых подключены ко входу блока считывания, аналоговые сумматоры, выходы которых под. ключены ко входам соответствующих элементов памяти, а одни входы - к выходам адресного блока, и дополнительные адресные блоки, выходы которых подключены к соответствующим другим входам аналоговых сумматоров.в 2, Устройство по п. 1, о т л и ч а ю щ ее с я тем, что элемент памяти содержитключ, триггер и согласующий элемент, входкоторого подключен к выходу ключа, а входключа подключен к выходу триггера.ф 3. Устройство по п. 1, о т л и ч а ю щ ее с я тем, что адресный блок содержит ключи,дешифратор и генератор, выход которого подключен к одним входам ключей, вторые входыключей подключены к соответствующим выхо 1 ф дам дешифратора,4. Устройство по п. 1, о т л и ч а ю щ ее с я тем, что блок считывания содержит по-.следовательно соединенные полосовой фильтри преобразователь уровня,ЗФ Источники информации,принятые во внимание при экспертизе1. Гольденберг Л. М. и др, Цифровые устройства на интегральных схемах в технике свя.эи, М., "Связь", 1979, с, 101.эв 2.Аналоговые и цифровые интегральныесхемы,Под ред, С,В.Якубовского.М "Советскоерадио", 1979, с. 131 (прототип).