Устройство синхронизации по циклам

Сфеэ Сфветскик Сониалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ЕТИЗЬСТВУ(23) Приоритет Государственный комитет СССР но делам изобретений н открытий(088.8) Дата опубликования описания 30. 11. 81(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ Изобретение относится к технике электросвязи и может быть использовано в аппаратуре цифровых систем передачи информации и центров коммутации при приеме и обработке синфазных по тактовой частоте цифровых потоков информации.Известно устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала и .распределитель, а также анализатор, накопитель, первый и второй блоки управления и делитель частоты, выходы которого подключены к управляющим входам распределителя, при этом выход блока опознавания синхросигнала подключен к первым входам анализатора,.первого и второго блоков управления, причем выход второго блока управления под" ключен к управляющему входу делителя частоты , а первый выход анализатора подключен к первому входу накопителя, первый выход которого подключен к второму входу второго блока управления, второй выход анализатора подключен ко входу сброса накопителя и второму входу первого блока управления (1). Однако устройство обеспечиваетцикловую синхронизацию только поодному цифровому потоку информации.Цель изобретения - обеспечениецикловой синхронизации при увеличении числа цифровых потоков информации.Для достижения поставленной целив устройство синхронизации по циклам,содержащее объединейные по информационному входу блок опознавания синхросигнала и распределитель, а такжеанализатор, накопитель, первый ивторой блоки управления и делитель 1 к частоты, выходыкоторого подключенык управляющим входам распределителя,при этом выход блока опознаваниясинхросигнала подключен к первымвходам анализатора, первого и второ го блоков управления, причем выходвторого блока управления подключенк управляющему входу делителя частоты, а первый выход анализатора подключен к первому входу накопителя,первый выход которого подключен квторому входу второго блока управления, второй выход анализатора подключен ко входу сброса накопителяи второму входу первого блока управ ления,введены последовательно сое,диненные умножитель тактовой частоты, счетчик импульсов, блок памятии сумматор, а также дешиФратор имультиплексор, выход которого подключен к информационному входу блокаопознавания синхросигнала, а к адрес.ным входаммультиплексора и делителя частоты подключен выход счетчикаимпульсов, счетный вход которогобъединен со входом записи и считывания блока памяти и счетными входами делителя частоты и сумматора, ковходу сброса которого подключен выход первого блока управления, а выход сумматора подключен к первомуинформационному входу блока памяти,к второму информационному входу которого подключен второй выход накопителя, при этом первый выход блокапамяти через дешифратор подключенк второму входу анализатора и третьему входу второго блока управления, 20а второй выход блока памяти подключен к второму входу накопителяКроме того, делитель частоты выполнен многоканальным и содержитблок памяти, сумматор и дешиФратор, 5ко входу которого и первому входусумматора подключен выход блока памяти к информационному входу которого подключен выход сумматора, второй вход которого, объединенный со. входом записи и считывания блокапамяти, является счетным входом де"лителя частоты, адресным и управляющим входами которого являются соответственно адресный вход 6 тока памя- ,Зти и вход сброса сумматора, а выходыдешифратора являются выходами делителя частоты,На чертеже представлена структурная схема предлагаемого устройства.устройство содержит мультиплексор 1, блок 2 опознавания синхро-сигнала, распределитель 3, анализатор 4, первый 5 и второй б блокиуправления, накопитель 7, делитель 8частоты, сумматор 9, блок 10 памяти, 45счетчик 11 импульсов, умножитель 12тактовой частоты, дешифратор 13,блок 14 памяти делителя частотысумматор 15 делителячастоты и дешифратор 16 делителя частоты. 50Предлагаемое устройство работаетследующим образом.. Независимо от состояния синхронизма в отдельных цифровых потокахобщий сигнал тактовой. частоты сигналов й поступает на вход умножителя 12 тактовой частоты, на выходе которого формируется сигналтактовой частоты устройства й =МВ счетчике 11 импульсов обеспечивается пересчет числа импульсов тактовой частоты й- с коэффициентомИц, на выходе формируется параллельный двоичный код, являющийся кодомномера обрабатываемого в данный момент цифрового потока, который 65 поступает на адресные входы делителя 8 частоты, мультиплексора 1, блока 10 памяти. Мультиплексор 1 осуществляет коммутацию на выход символа цифрового потока, номер которого задается кодом на его адрес" ном входе, в результате чего на вы- . ходе мультиплексора 1 образуется групповой сигнал с посимвольным временным уплотнением цифровых потоков.Весь процесс обработки сигналов 1-го цифрового потока (1 сЫБ) в устройстве осуществляется за соответствующий период тактовой частоты устройства й., а эа период тактовой частоты цифровых потоков . й. обеспечивается поочередная обработка сигналов всех Н цифровых потоков.В первой половине периода тактовой частоты й, задаваемой, например, высоким уровнем сигнала тактовой частоты, осуществляется считывание инФормации иэ блока 10 памяти по адресу, задаваемому счетчиком 11 импуль" сов, Данные о текущем номере символа обрабатываемого цифрового .потока в цикле синхронизации с первого выхода блока 10 памяти поступает на второй вход сумматора 9, где к номеру символа прибавляется единица, задаваемая сигналом тактовой частоты Й на первом входе сумматора 9. При поступлении на вход сумматора 9 кода, соответстсвующего значению Кон переходит в нулевое состояние, в которое он устанавливаетея также сигналом сброса, поступающим с первого блока 5 управления.Данные .о состоянии накопителя 7 в предыдущем тактовом интервале со второго выхода блока 10 памяти поступают на второй вход накопителя 7, где в зависимости от выходных сигналов анализатора 4 осуществляется обновление информации о состоянии накопителя 7 или же она остается там беэ изменений.Обновленные данные о номере последующего символа в цикле синхронизации и состоянии накопителя 7 с выхода сумматора 9 и второго выхода накопителя 7 соответственно поступают на первый и второй информацион" ные входы блока 10 памяти и во второй половине периода тактовой частоты йосуществляется запись этих данных по тому же адресу, по которому была считана информация в первой .половине периода.В дешифраторе 13 осуществляется декодирование нулевой кодовой комбинации, соответствующей позиции синхросигнала в цикле синхронизации, т.е. началу цикла синхронизации, и формирование соответствующего импульса, поступающего на второй вход ана" лизатора 4 и на третий вход второго блока .б управления.Работа делителя 8 частоты заключается в том, что в первой полови" не периода тактовой частоты осуществляется считывание из блока 14 памяти по адресу, задаваемому счетчиком 11 импульсов, данных о номере текущего символа в цикле синхронизации, прибавление к этим данным в сумматоре 15 единицы, задаваемой сигналом тактовой частоты на втором входе сумматора 15, и последующая во второй половине периода запись обновленных данных с выхода сумматора ;15 в блок 14 памяти. Сумматор 15 из состояния Кпереходит в нулевое состояние. В это же состояние он устанавливается сигналом сброса, 15 поступающим с выхода второго блока 6 управления. В дешифраторе 16 осуществляется декодирование кодовых комбинаций определенных номеров символов в цикле синхронизации, сигналы 20 которых с выхода его поступают на управляющие входы распределителя 3.Блок 2 опознавания .синхросигнала осуществляет анализ символов группового сигнала, относящихся к обра батываемому цифровому потоку, и. при поступлении кодовой комбинации синхросигнала формирует импульсный сигнал, поступающий на первые входы анализатора 4, первого 5 и второго 6 блоков управления.В состоянии установившегося синхрониэма по 1-му цифровому потоку сигналы, поступающие на первый и второй входы анализатора 4 сблока 2 опознавания синхросигнала и дешифратора 13, совпадают во времениПри этом Формируется сигнал на первом выходе анализатора 4, поступающий на первый вход накопителя 7 и обеспечивающий поддержание его в состояний 40 насыщения. Выходной сигнал с накопителя 7, поступающий на второй вход второго блока 6 управления, разрешает работу его,.и выходным сигналом этого блока обеспечивается установ ка сумматора 15 делителя 8 частоты в нулевое состояние и, следователь- нО, финфазность работы делителя 8 частоты по 1-му цифровому потоку. Распределитель 3, управляемый дешиф" ратором 16 делителя 8 частоты, обеспечивает правильную селекцию сигналов, которые поступают на выход устройства совместно с кодом номера цифрового потока, к которому они относятся, формируемым счетчиком 11 импульсов.При искажении синхросигнала или сбое синхронизма, т,е. при возникновении ошибки типа временного сдвига, на очередной импульс дешифратора 13 60 импульс с блока 2 опознавания синхросигнала не поступает. При этом анализатор 4 на втором:входе формирует импульс, поступающий на вход сброса накопителя 7 и на второй вход перво формула изобретения 1. Устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала и распределитель, а также анализатор, накопитель, первый и .второй блоки управления и делитель частбты, выходы которого подключены к управляющим входам распределителя, при этом выход блока опознавания синхросигнала подключен к первым входам анализатора, первого и второго блоков управления, причем выход второго блока управле= ния подключен к управляющему входу886289 01 Подписное каэ 10576/85 ВНИИ ная,4 жгород, ул.П нлиал ПП е делителя частоты, а первый выход аналиэатора подключен к первому входунакопителя, первый выход которогоподключен к второму входу второгоблока управления, второй выход анализатора подключен к входу сбросанакопителя и второму входу первогоблока управления, о т л и ч а ю -щ е е с я тем, что, с целью обеспечения цикловой синхронизации приувеличении числа цифровых потоковинформации, в него введены последо-вательно соединенные умножитель тактовой частоты, счетчик импульсов,блок памяти,и сумматор, а также дешифратор и мультиплексор, выход которого подключен к информационному входу блока опознавания синхросигнала,а к адресным входам мультиплексораи делителя частоты подключен выходсчетчика импульсов, счетный входкоторого объединен со входом записи Ои считывания блока памяти и счетнымивходами делителя частоты и сумматора, ко входу сброса которого подключен выход первого блока управления,а выход сумматора подключен к первому информационному входу блока памяти, к второму информационному входу которого подключен второй выход накопителя, при этом первый выход блока памяти через дешифратор подключен к второму входу анализатора и третьему входу второго блока управления, а второй выход блока памятй подключен к второму входу накопителя.2. Устройство по п, 1, о т л ич а ю щ е е с .я тем, что делитель частоты выполйен многоканальным и содержит блок памяти, сумматор и дешифратор, ко входу которого и первому входу сумматора подключен выход блока памяти, к информационному входу которого подключен выход сумматора, второй вход которого, объе" диненный со входом записи и считывания блока памяти является счетным входом делителя частоты, адресным и управляющим входами которого являются соответственно адресный вход блока памяти и вход сброса сумматора, а .выходы .дешифратора являются выходами делителя частоты.Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР 9 628628, кл. Н 04 Ь 7/08, 1977 (прототип)