Цифровой регулятор

Сефз Сфавтских Сфциапистических РЕЕВУбПИКОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ(22) Заявлено 310879 (21) 2814403/18-24 с лрисфединвнием заявки йо С 05 В 11/26 Государственный комитет СССР ио делам изобретений и открытий(0888) Дата опубликования описания 151081(72) Автор изобретения А.,И. Овчаренко Харьковский ордена Ленина политехнический институтим. В.И. Ленина1(54) ЦИФРОВОЙ РЕГУЛЯТОР Изобретение относится к цифровымсистемам автоматического регулирова"ния и может быть использовано дляуправления объектами, оснащеннымичастотными датчиками регулируемых параметров,Известно устройство для цифровогорегулйрования скорости, содержащееизмеритель частоты, сумматор, выход".ной преобразователь и генератор тактовой частоты.Недостатком данного устройстваявляется низкая точность.Наиболее близким к изобретеннюпо технической сущности является цифровой регулятор, содержащий генератор тактовой частоты, последовательно соединенные измеритель частоты,устройство суммирования, первый блоквентилей и выходной преобразователь,выход которого соединен с выходомрегулятора, и первый элемент ИЛИ,выход которого подключен к первому управляющему входу устройства сумкиро-.вания, а первый и второй входы соответственно, к входу и выходу первогоэлемента задержки, выход которого через второй элемент задержки соединенс управляющим входом первого блокавентилей, причем выход генератора тактовой частоты подключен к первому входу измерителя частоты 1.Недостатком данного регулятораследует считать недостаточно высокое быстродействие, обусловленное наличием двух этапов работы Измерителя частоты. Переменный интервал дискретизации в системе, обусловленный измерением частоты по периоду, приводит к ухудшению качества регулирования при малых значениях регулируемого параметра, а следовательно; к снижению точностиС 4/Цель изобретения - повышение быст родействия и точности регулятора.Указанная цель достигается тем,что в него введены делитель частоты и последовательно соединенные третий и четвертый элементы задержки, выходы 20 которых соединены соответственно сустановочным и вторым управляющим О входами устройства суммирования, вход третьего элемента задержки, подключен к выходу второго элемента задержки,а 2 к выход генератора тактовой частоты через делитель частоты - к первому входу первого элемента ИЛИ, а также тем, что измеритель частоты, содержащий блок синхронизации, первый, второй и ЗО третий входы которого подключены соответственно к первому, второму и третьему входам измерителя, а первый и второй вьооды - к первому и второму входам реверсивного счетчика, пряьые и инверсные выходы которого соединены соответственно с первым и вторым выходами измерителя и через первый и второй дешифраторы - с первым и вторым управляющими входами блока синх" ронизации, а также тем, что устройство суммирования содержит блок инкремента и второй блок вентилей, выходы которых через второй, элемент ИЛИ соединены с входом накапливающего сумматора, выход которого подключен к выходу устройства, а обнуляющий вход - к установочному входу устройства, причем вход блока инкремента и информационный вход второго блока вентилей соединены соответственно с первым и вторым информационными входами устройства, а их управляющие входы - с вторым и первым управляющими входами устройства.На чертеже приведена блок-схема цифрового регулятора.Она содержит измеритель 1 частоты, состоящий из блока 2 синхронизации, реверсивного счетчика 3 и первого и второго дешифраторов 4 и 5,устройство 6 суммирования, состоящее из блока 7 инкремента, второго блока 8 вентилей, второго элемента ИЛИ 9 и накапливающего сумматора 10, первый блок 11 вентилей, выходной преобразователь 12, делитель 13 частоты, первый элемент ИЛИ 14, первый, второй, третий и четвертый элементы 15-18 задержки и генератор 19 тактовой частоТыеРегулятор работает следующим образом.На второй и третий входы измерителя 1 частоты поступают соответственно импульсы частотного эадатчика регулируемого параметра 1 и частотного датчика обратной связи Ф .Устройство б синхронизации, осуществляет фпривяэкуф импульсов Фз и 1 д к частоте 1 з таким образом, что одновременное.присутствие импульсов 1 и 14 соответственно на суммирующем и вычитающем входах реверсивного счетчика 3 исключено.В реверсивном счетчике 3 образуется код суюы отклонений между заданным и истинным значениями регулируемой величины. В пренебрежении эффектом диекретизации и квантования можно запйсатьФНи(Ц:д0где и й 1 - текущее значение кода вреверсивном счетчике 3.Линейный режим работы измерителя1 частоты определяется емкостьюсчетчика 3. При полном заполнениисчетчика 3, что .имеет место при боль цд)й и(,п)-йи(-1) равное текущему значению ошибки в 25 сйстеме,.Импульс делителя 13 частоты,задержанный на время, определяемое элементом 15 задержки, вновь разрешаетподачу прямого кода й и(в) в сумматор10. ложение кодов Й(п) и Е(о 1 даетинтегрально-пропорциональное регулирующее воздействиеЙ п й ю(о) ф Ц 35 Через время, определяемое элементом 16 задержки, разрешаетсяперепись этого кода из сумматора 10 черезблок 11 вентилей в выходной преобразователь 12. Через время, опрЬделяе мое элементом 17 задержки, обнуляется сумматор 10, а через время,опре-.деляемое элементом 18 задержки, разрешается работа блока 7 инкремента,в котором к обратному коду счетчика3 добавляется единица младшего раз ряда. полученный дополнительный кодНдорф(о) передается через элементИЛИ 9 в сумматор 10. На этом цикл.работы регулятора заканчивается. Начало следующего цикла определяется 5 О моментом поступления очередного импульса с делителя 13 частоты.Для нормальной работы регуляторанеобходимо выполнить условие к3 76+1 аффт+Эо 55 где К- коэффициент деления дели"теля частоты 13;,с,с, - время задержки соответст вующих элементов задержки.Посколькупри современной элементной базе времена с смогут быть выбраны весьма малыми Тдесятки сотни наносекунд) то период дискреших или длительных рассогласованияхв случае 1Ф, срабатывает дешиф- ратор 5 и блокирует поступление импульсов алэна вход сложения счетчика3. Эт.т процесс продолжается до техпор, пока счетчик 3 выйдет в линейный режим за счет поступления импульсов Г на вход вычитания. йналогичным образом дешифратор 4 срабатывает при обнулении счетчика 3 в случаеГГ . При этом блокируется поступление импульсов 1.При поступлении очередного импульса с выхода делителя 13 частоты через элемент ИЛИ 14 открываются венти-.ли блока 8 и прямой код в рассматри заемом и-ом цикле из счетчика 3 переписывается в накапливающий сумматор 10. В последнем хранится интегральная составляющая поедыдущего5 .-":Ф,6732тизации, равный ф, может быть выбран также малым Гединицы-десяткимикросекунд). Для большинства промышленных объектов, и в частности,электроприводов, такая величина пе- .риода дискретизации по сравнению спостоянной времени объекта являетсяпренебрежимо малой, что позволяетрассматривать систему как квазинепрерывную и получать точность регулирования, соизмеримую с непрерывнымисистемами. Более высокое быстродействие предлагаемого регулятора обуслов,лено квазинепрерывным сравнениемчастот 1 и Г в реверсивном счетчике 3.Такое сравнение величин частотных 15.сигналов является объективно наиболеебыстродействующим и при уровнях частот 1 и 1 10 кГц и выше для большинства промыаленных объектов дискретность сравнения практически не 20сказывается,Применение данного регулятора дляуправлении скоростными режимами бумагоделательных машин позволит значительно повысить качество конечнои - Я 5продукции, что даст определенный экономический эффект.Формула изобретенияЗО1. Цифровой регулятор, содержащий генератор тактовой частоты, последовательно соединенные измерительчастоты, устройство суммирования, первый блок вентилей и выходной преобразователь, выход которого соеди- нен с выходом регулятора, и первый элемент ИЛИ; выход которого подклю" чен к первому управляющему входуустройства суммирования, а первый и .40 второй входы соответственно к входу и выходу первого элемента задержки, выход которого через второй элемент задержки соединен с управляющим вхо дом первого блока вентилей, причем выход генератора тактовой частоты подключен к первому входу измерителя частоты, о т л и ч а ю щ и й с я 06 тем, что, с целью повышения быстродействия и точности регулятора; внего введены делитель частоты и последовательно соединенные третий ичетвертый элементы задержки, выходыкоторых соединены соответственно сустановочным и вторым управляющимвходами устройства суммирования,входтретьего элемента задержки псцключенк выходу второго элемента задержки,а выход генератора тактовой частотычерез делитель частоты - к первомувходу первого элемента ИЛИ.2. Регулятор по п. 1, о т л ич а ю щ и й с я тем, что измеритель частоты содержит блок синхронизации, первый, второй и третий входыкоторого подключены соответственнок первому, второму и третьему входамизмерителя, а первый и второй выходы - к первому и второму входам ре"версивного счетчика, прямые и инверс-.ные выходы которого соединены соответственно с первым н вторым выходами измерителя и через первый и второй дешнфраторы - с первым и вторымуправляющими входами блока синхронизации.3. Регулятор по п, 1, о т л и "ч а ю щ и й с я тем, что устройствосуммирования содержит блок инкремента и второй блок вентилей, выходыкоторых через второй элемент ИЛИ соединены со входом накапливающего суь".матора, выход которого подключен квыходу устройства, а обнуляющийвход - к установочному входу устройства, причем вход блока инкрементаи информационный вход второго блокавентилей соединены соответственно спервым и вторым информационными входами устройства, а их управляющиевходы - с вторым и первым управляю"щими входами устройства.Источники информации,,принятые во внимание при экспертизе1. Патент Японии В 43-71691,кл. 54 (7)Д 320, 1, опублик. 1968.2. Авторское свидетельство СССРпо заявке В 2668825, кл. С 05 В 11/26,1978 (прототип).иЛиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Заказ 9047/74 Тираж 943 ВНИЫПИ Государственно по делам изобретен 113035, Москва, Ж