Регистр

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СЭИ ТВЛЬСТВУ Союз СоветскнкСоциалистическихРесттубттик 861 З 7 61) Дополнительное к авт, саид-ву 22) Заявлено 05. 10,79 (21 ) 282 504/18-24Государстмииый коиите елаи изооретеиии и открытий) УДК 681. .327,66 (088,8) тень,В 3 я 01.09 2) Авторы изобретени тов и узне Шапиро 71) Заявите(54) РЕГИСТ чт Бель изобр ействия регистриа - повыш его упроще ие быстрние. Изобретение относится к цифровой выслительной технике и предназначено для пользования в аналого-цифровых преобзователях, в частности в интегральном исполнении.Известен регистр для аналого-цифровых ф преобразователей содержащий троичный триггер, выполненный на элементах ИЛИНЕ, и другие логические элементы 1.Однако этот регистр обладает малым10 быстродействием (тактовая частота= =100 кГц), большой потребляемой моп- ностью (порядка 100 мВт на один разряд), недостаточно устойчив против помех, трудно реализуемый в виде интегральнойсхемы.Наиболее близким к предлагаемому по технической сущности является регистр, выполненный в интегральном исполнении и входящий в состав аналого-цифрового преобразователя АД 571. Регистр содержит в каждом разряде КБ -триггер, образованный двумя элементами И-НЕ, и три логических элемента и еще один логиче кий элемент служит дпя связи с сь седним разрядом, Выход первого элемента И-НЕ соединен со входом установки триггера, выход второго элемента И-НЕ- со входом сброса триггера. Вход первого элемента И-НЕ соединен с шиной тактовых импульсов и с выходом третьего бло кирующего элемента И-НЕ, вход второго элемента И-НЕ соединен с шиной компаратора :тД,Недостатком этой схемы является низкое быстродействие, так как для вьтполне ния П -раэраетого преобразования необходимо (тт +1) тактов. В результате при рабое регистра в составе 10-разрядного аналого-цвфроваго преобразователя время преобразования 25 мкс. Другим недостатком является то, что один разряд регистра содержит 5 элементов И-НЕ, о увеличивает площадь кристалла интегральной схемы аналого-аифровсе о преобраэова 8601Поставленная цель достигается тем,что в регистре, содержащем последовательно соединенные ячейки памяти, каждая иэкоторых, кроме первой и последней, выпынена на Вб -триггере и двух элементах ИНЕ, выход первого из которых соединен с-входом Йб -триггера, Й-вход ЙЯ-триггера каждой ячейки памяти подключен квыходу второго элемента И-НЕ даннойячейки памяти, первый вход элемента И-НЕ 10первой ячейки памяти и первые входы вторых элементов И-НЕ остальных ячеек памяти, кроме последней, подсоединены к информационному входу регистра, шину запуска и тактовые шины, второй вход второго элемента И-НЕ каждой ячейки патти соединен с прямым выходом Я 5-триггера последующей ячейки памяти, инверсный выход Й 5-триггера которой подключен к первым входам первых элементовИ-НЕ предыдущих ячеек памяти и вгорому входу элемента И-НЕ первой ячейкипамяти, инверсный выход 85-триггерапоследней ячейки памяти соединен с первым входом элемента И-НЕ данной ячейки памяти, со вторыми входами первыхэлементов И-НЕ и с третьими входамивторых элементов И-НЕ остальных ячеек памяти, кроме предпоследней, и с третьимвходом элемента И-НЕ первой ячейки па 30мяти, первая тактовая шина соединена стретьими входами первых элементов ИНЕ нечетных ячеек памяти, кроме первой,вторая тактовая шина соединена с третьими входами элементов И-НЕ четныхячеек памяти, шина запуска соединена с55В -входом К 5-триггера первой ячейки памяти и й-входами йб-триггеров остальных ячеек памяти кроме последней,На чертеже представлена функциональная схема предлагаемого регистра,40Регистр содержит ячейки 1-4 памяти(показаны только четыре ячейки памятирегистра) Ж-триггеры 5-8, первые элементы И НЕ 9-11, вторые элементыИ-НЕ 12-14, шина 15 запуска, тактовые ф 5шины 16 и 17, информационный вход 18регистра.Регистр функционирует следующим образом.В исходном состоянии триггеры 5- 508 всех ячеек 1-4 памяти находятся в состоянии "Оф (г.е, на прямых выходахлогические "О на инверсных - логические "1 ф). Управление триггерами 5-8 инверсное, т.е. осуществляется логическим Оф), Процесс преобразования начинается с сигнала "Запуск" ( логическийО "), который с приходом прямого гак 37 4тового импульса на шину 16 устанавливает триггер 5 старшего разряда в состояние "1" (т,е. на прямом выходе - логическая 1", на инверсном выходе - логический "О"), Остальные триггеры 6-8 - в со стоянии "О", так как. на 5-ги входах трщтеров 6-8 логическая ф 1 ф.При работе схемы в качестве регист ра в аналого-цифровом преобразователе напряжение Охп - напряжение, поступающее на компаратор с цифро-аналогового преобразователя (не показан), соответствующее логической "1 ячейки 1 памяти ОК, сравнивается с измеряемым напряжением, ЕслиОх Оцуп, то на выходе компаратора логический "О, если Ох (0 С 1 т,логическая "1. Допустим, что Ох ( о 1 О к 1=0 ццп, где С 1 код старшего первого разряда регистра, тогда на выходе компарагора будет сигнал логической "1", который должен сбросить триггер старшего разряда в состояние "О", что соответствует коду а О Действительно, с приходом тактового импульса на шину 16 прои,.ходит установка ЙЯ-триггера с 6 следукннего разряда в состояние "1" (гак как на 5-ом выходе этого триггера логический фО с выхода элемента И-НЕ 9). На К-вход грит- гера 5 старшего разряда поступает логический "О" с выхода элемента И-НЕ 12, Он устанавливает триггер 5 в состояние фО, что соответствуег коду а=ОДопустим, что Ох) с О к+4 (К0 цд Гце Скод Второго)разряда а Ох, - напряжение ЦАП, соог ветствующее второму разряду. Тогда в пределах тактового импульса на шине 16 происходи установка ЫАП, а с приходом следующего тактового импульса происходит установка следующего третьего разри.да в состояние 1, а второй раэраа остается в состоянии 1, что соогвегсгвуег коду М =1, Йейсгвительно, с приходом тактового импульса на шину 16 происходит установка триггера третьего разряда в состояние "1" (так как иа Г- входе триггера 7 логический "0 Одно временно с этим происходит блокировка элемента И-НЕ 12 и элемента И-НЕ 9, На Й-входе триггера 6 логическая "1 ф, гак как с компаратора на элемент И-НЕ 9 поступает логический "О, Ои остенане ливает триггер 6 в состоянии ф 1 , что соответствует коду ц =1, далее с приходом следующего тактового импульса на шину 16 происходит установка кода в третьем разряде и установка в состояние "1 ф8601триггера 7, фиксирующего окончание преобразования.Таким образом, в течение одного такта происходит опрос двух ячеек памяти (разрядов) регистра, что увеличивает быстродействие, Регистр благодаря предлагаемой структуре уменьшает число компонент и увеличивает быстродействие. Несмотря на то, что в предлагаемом регистре элементы И-НЕ имеют бопьшее количество входов 1 е по сравнению с известным, в интекционной схемотехнике элемент И-НЕ реализуется одним транзистором, а пз -входы объединяются в один узел. Каждая ячейка памяти регистра за исключением старшего, содержит 4-е транзистора, Старший разряд содержит 3-4 транзистора.Повышение быстродействия в устройстве осуществляется эа счет опроса двух ячеек памяти регистра в одном тахте, а упрощение - эа счет сокращения числа элементов.формула изобретения25Регистр, содержащий последовательно, соединенные ячейки памяти, каждая из к торых, кроме первой и последней, выполнена на КЯ-триггере и двух элементах ИНЕ, выход первого из которых соединен с 6 -входом ЙЯ-триггера,й-вход К 8-триггера каждой ячейки памяти подключен к вь коду второго элемента И-НЕ даннойта И- ячейки памяти, первый, вход элементаНЕ первой ячейки памяти и первые входы вторых элементов И-НЕ остальных яче 37 6ек памяти, кроме последней, подсоединенык информационному входу регистра, шинузапуска и тактовые шины, о т л и ч а ющ и й с я тем, что, с целью повышениябыстродействия устройства и его упрощения, в нем второй вход второго элементаИ-НЕ каждой ячейки памяти соединен спрямым высодом йб-триггера последующей ячейки памяти, инверсный выход ЯЯтриггера которой подключен к первым входам первых элементов И-НЕ этой ячейкипамяти и предыдущих ячеек памяти ивторому входу элемента И-НЕ первойячейки памя 1 и, инверсный выход ВЬ-триггера последней ячейки памяти соединеныс первым входом элемента И-НЕ даннойячейки памяти, со вторыми входами первых элементов И-НЕ и с третьими входами вторых элементов И-НЕ остальных.ячеек памяти, кроме предпоследней, и стретьим входом элемента И-НЕ первойячейки памяти, первая тактовая шина соединена с третьими входами первых элементов И-НЕ нечетных ячеек памяти, кромепервой, вторая тактовая шюа соединенас третьими входами элементов И-НЕ четных ячеек памяти, шина запуска соединенас Ь -входом Йб -триггера первой ячейкипамяти и Й-входами Й 6-тратеров остальных ячеек памяти, кроме последней,Источники информадии,принятые во внимание. при экспертизе1. Авторское свидетельство СССРМо 44383, кл, Н 03 К 13/258, 1974,2 ЗАТЕЕ Тоцгпа 6 оУ ЬоЬ 4-5 аеС 1 гсоИВ".8 с - й, 1978, Ж 6, р.738-739