Делитель частоты следования импульсов

Союз Советских Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ рп 841124(22) Заявлено 280979 (21) 2824173/18-21 с присоединением заявки Мо Н 03 К 23/02 Госуаарствеииый комитет СССР по дедам изобретеиий и открытий(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ дов 2 . Изобретение относится к автоматике и вычислительной технике и может быть использовано для деления частоты импульсов на одиннадцать.Известен делитель частоты, содержащий четыре разряда, включающих в себя триггеры памяти, коммутационные триггеры и элементы И-НЕ 1.Недостатком этого устройства является сложность,Наиболее близким по технической сущности к предлагаемому является делитель частоты следования импульсов, содержащий четыре счетных разряда, каждый из которых содержит логический элемент И-НЕ, коммутационный триггер, вход которого соединен со входной шиной, причем единичный выход первых трех разрядов соединен с первым единичным входом коммутационного триггера тех же разрядов, единичный выход которого соединен с первым входом логического элемента И-НЕ того же разряда, а нулевой выход коммутационного триггера каждого из первых трех разрядов соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационных триггеров и триггеров памяти всех предыдущих 30 разрядов и вторым входом логическогоэлемента И-НЕ предыдущего разряда,выходы логических элементов И-НЕ первого и второго разрядов соединеныс двумя входами коммутационныхтриггеров соответственно второго итретьего разрядов, выход логическогоэлемента И-НЕ третьего разряда соединен с первым единичным входом коммутационного триггера четвертого разряда, единичный выход которого соединен с единичным входом триггерапамяти этого же разряда, с нулевымвходом коммутационного триггера и совторым входом логического элементаИ-НЕ третьего разряда, а нулевойвыход коммутационного триггера четвертого разряда соединен с нулевымивходами всех триггеров памяти и нулевыми входами коммутационных триггеров предыдущих разрядов, причемнулевые выходы триггера памяти икоммутационного триггера четвертогоразряда соединены со входами логического элемента И-НЕ данного разряда, причем нулевые входы коммутационного триггера данного разряда соединены с выходами логических элементовИ-НЕ второго и четвертого разря 841124Недостатком известного устройства является сложность и недостаточная надежность.Цель изобретения - повышение надеж ности устройства.Поставленная цель достигается тем, что в делитель частоты следования импульсов, содержащий элементы И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти и коммутационного триггера, нулевойвход 10 которого в первом и втором разрядах, единичный и нулевой входы в.третьем разряде и единичный вход в четвертом разряде соединены с входной шиной, единичный выход триггера памяти в первых двух разрядах соединен с единич. - ным входом коммутационного триггера этого разряда, единичный выход коммутационного триггера первого разряда соединен с первым входом первого элемента И-НЕ, выход которого подключен 20 к нулевому входу коммутационного триггера второго разряда, нулевой выход - с единичным входом триггера памяти данного разряда, нулевой выход коммутационного триггера второго разряда 5 соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с Вторым входом первого элемента И-НЕ, нулевой выход коммутационного триггера третьего разряда соединен с первым входом второго элемента И-НЕ, с нулевым входом коммутационного триггера второго разряда и с нулевыми входами коммутационного триггера и триггера памяти первого разряда единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами коммутационного триггера и триггера памяти третьего разряда,с нулевым 40 входом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторым входом второго элемента И-НЕ, выход которого 45 соединен с единичным входом коммутационного триггера четвертого разряда, выход первого элемента И-НЕ соединенс единичным и нулевым входами коммутационного триггера третьего разряда, 50выход второго элемента И-НЕ соединенс нулевым входом коммутационного триггера третьего разряда, единичный выход которого соединен с единичнымвходом коммутационного триггера четвертого разряда, с единичными входамитриггеров памяти второго и третьего разрядов, с нулевыми входами коммутационного триггера и триггера памятипервого разряда и с третьим входомпервого элемента И-НЕ, нулевой выход коммутационного триггера третьегоразряда соединен с единичными входамик ммутационного триггера и триггера памяти четвертого разряда, с нулевымвходом триггера памяти третьего разряда и с четвертым входом первогоэлемента И-НЕ, нулевой выход триггера памяти третьего разряда соединенс третьим входом второго элементаИ-НЕ, единичный выход коммутационноготриггера четвертого разряда соединенс нулевым входом триггера памяти четвертого разряда, нулевой выход которого соединен с нулевым входом коммутационного триггера четвертого разряда, единичный выход триггера памятии нулевой выход коммутационноготриггера второго разряда подключенык единичным входам коммутационноготриггера третьего разряда, нулевойвыход триггера памяти которого соединен с нулевыми входами коммутационного триггера и триггера памяти второго разряда.На чертеже представлена структурная схема устройства,Устройство содержит входную шину1, элементы 2, 3 И-НЕ, элементы 4-11И-НЕ, попарно образующие коммутационные триггеры четвертого и первогоразрядов, элементы 12-19 И-НЕ, попарно образующие триггеры памяти этихже разрядов.Устройство работает следующим образом.В исходном состоянии триггеры памяти находятся в нулевом состоянии,а выходной сигнал, поступающий повходной шине 1, отсутствует и равенлогическому "0". В этом случае навыходах элементов 2,3,4,13,15,17 и 19появляется логический "0", на выходахостальных элементов - логическая "1",поэтому с приходом первого входногоимпульса срабатывает только элемент10, устанавливая триггер памяти первого разряда в единичное состояние.После окончания. действия входногоимпульса. на выходе элемента 3 появляется логическая "1", С приходом второго входного импульса срабатываетэлемент 8, устанавливая триггер памяти второго разряда в единичное состояние, а триггер памяти первогоразряда - в нулевое состояние. С при.ходом третьего входного импульса снова срабатывает элемент 10, устанавливая триггер памяти первого разрядав единичное состояние. По окончаниидействия тактового импульса на выходе элемента 3 появляется логическая"1", а поскольку и триггер памятивторого разряда находится в единичном состоянии, то элемент 7 подготовлен для срабатывания. Наличие связис выхода элемента 8 на входы элементов 3,7,9 и 10 препятствует появлению на выходах этих элементов сигнала,равного логическому "0", в моментдействия входного импульса. С приходом четвертого входного импульса срабатывает элемент 7, устанавливая триггер памяти третьего разряда в единичное состояние, а триггеры памяти младших разрядов - в нулевое состояние. Наличие связи с выхода элемента 7 на входы элементов 3,5,6,10 и 17 препятствует появлению логического "0" на выходах этих элементов во время действия входного импульса.Сигнал, равный логическому "0", с выхода элемента 14 запретит срабатывание элемента 8 до тех пор, пока не изменит свое состояние триггер памяти третьего разряда. Аналогично, с приходом пятого входного импульса сработает элемент 10, устанавливая триггер памяти первого разряда в единичное состояние. После окончания входного сигнала на выходе элемента 3 появляется логическая "1", а по скольку на выходе элемента 2 тоже логическая."1", то с приходом шестого входного импульса сработает элемент 6 и триггер памяти четвертого разряда устанавливается в единич-ное состояние, а триггеры памяти младших разрядов - в нулевое состояние. Наличие связи с выхода элемента 6 на входы элементов 2,3,5,7,8 и 10 препятствует неправильной работе 25 делителя. Далее осуществляется счет в двоичном коде, при этом наблюдается следующая последовательность состояний триггеров памяти:0 00001 . 00012 00103 00114 01005 01016 1000 357 10018 10109 101110 110011 0000Таким образом, видно, что с приходом десятого входного импульса в делителе устанавливается код 1100, поэтому с приходом одиннадцатого входного импульса срабатывает элемент 4 5 и с его выхода сигнал, равный логическому "0", поступает на выход устройства и одновременно устанавливает все триггеры памяти в нулевое состояние. Наличие связи с выхода элемента 5 на входы элементов 2,4,6, 8 и 10 препятствует неправильной работе делителяТаким образом, на одиннадцать входных импульсов схема выдает один выходной импульс, т,е. осуществляется деление на одиннадцать.Введение новых связей позволяет сократить количество оборудования, уменьшить потребляемую мощность ,повысить надежность работы делителя д частоты. 40 Формула изобретения Делитель частоты следования импульсов, содержащий элементы И-НЕ и четыре разряда, каждый из которых состоит из триггера памяти и .коммутационного триггера, нулевой вход которогов первом и втором разрядах, единичныйи нулевой входы в третьем разряде иединичный вход в четвертом разрядесоединены с входной шиной, единичныйвыход триггера памяти в первых двухразрядах соединен с единичным входомкоммутационного триггера этого разряда, единичный выход коммутационноготриггера первого разряда соединенс первым входом первого элемента И-НЕ,выход которого подключен к нулевомувходу коммутационного триггера второго разряда, нулевой выход - с единичным входом триггера памяти данногоразряда, нулевой выход коммутационного триггера второго разряда соединен с единичным входом триггера памяти данного разряда, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с вторымвходом первого элемента И-НЕ, нулевойвыход коммутационного триггера третьего разряда соединен с первым входомвторого элемента И-НЕ, с нулевымвходом коммутационного триггера второго разряда и с нулевыми входами ком"мутационного триггера и триггера памяти первого разряда единичный выходкоммутационного триггера четвертогоразряда соединен с нулевыми входамикоммутационного триггера и триггерапамяти третьего разряда, с нулевымвходом коммутационного триггера второго разряда, с нулевыми входами коммутационного триггера и триггерапамяти первого разряда и с вторымвходом второго элемента И-НЕ, выходкоторого соединен с единичным входомкоммутационного триггера четвертогоразряда, о т л и ч а ю щ и й с ятем, что, с целью повьзаения надежности устройства, выход первого элемента И-НЕ соединен с единичным инулевым входами коммутационного триггера третьего разряда, выход второгоэлемента И-НЕ соединен с нулевымвходом коммутационного триггератретьего разряда, единичный выходкоторого соединен с единичным входомкоммутационного триггера четвертогоразряда, с единичными входами триггеров памяти второго и третьегоразрядов, с нулевыми входами коммутационного триггера и триггера памяти первого разряда и с третьимвходом первого элемента И-НЕ, нулевой выход коммутационного триггератретьего разряда соединен с единичными входами коммутационного триггера и триггера памяти четвертогоразряда, с нулевым входом триггерапамяти третьего разряда и с четвертьвс входом первого элемента И-НЕ,нулевой выход триггера памями третьего разряда соединен с третьим входом второго элемента И-НЕ, единичТираж 988 Государственн делам изобрете осква, Ж, ное Подиго комитета СССРий и открытийаушская наб д. 4/5 илиал ПП "Патент", г. Ужгород, у оек гнал, 4 ный выход коммутационнсн о триггерачетвертого разряда соединен с нулевым вхоцом триггера памяти четвертого разряда, нулевой выход которого соединен с нулевым входом коммутационного триггера четвертогоразряда, единичный выход триггера памяти и нулевой выход коммутационноготриггера второго разряда подключенык единичным входам коммутационноготриггера третгего разряда, нулевой выход триггера памяти которого со -динен с нулевьми входами коммутационного триггера и триггера памяти второго разряда. Источники информации,принятые во внимание при эк пертизе 1, Авторское свидетельство СССР 9 418982, кл. Н 03 К 23/О, 14.04.72. 2. Авторское свидетельство СССР 9 698131, кл. Н 03 К 23/02, Об.0 б.77.