Ячейка памяти для сдвиговогорегистра

Союз СоветскихСоцналнстнчесинвРесттубпнк ОП ИСАНИ ЕИЗОБРЕТЕНИЯК. АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(53)М. Кл, Я 11 С 19/00 Ввудврствввай квкктвт СССР вв лавам кзвбретвкиЯ й вткрнтиЯ.327,66 (088.8) Дата опубликования описания 03.03,81(71) Заявите ЯЧЕЙКА ПАМЯТИ ДЛЯ СДВИГОВОГО РЕГИСТРАИзобретение относится к построению структур вычислительной техники и дискретной автоматики на логических элементах, преимущественно, в интеграль ном исполнении.Известен регистр сдвига, ячейка пам ти которого содержит два триггера, выполненные на элементах И-ИЛИ-НЕ, и элементы И 11. Разряд этого реверсивного регистраявляется самым экономичным с точкизрения количества элементов И-ИЛИ-НЕпри максимально достижимом быстродействии,Недостатком известного регистра является повышенная нагрузка на генератор тактовых импульсов, так как входтактовых импульсов регистра в каждойячейке нагружен на шесть входов логических элементов, Поэтому при проектировании многоразрядных реверсивныхрегистров сдвига приходится на 50% увеличивать необходимую мощность генератора тактовых импульсов.5Цель изобретения - повышение надежности ячейки памяти за счет снижения коэффициента разветвления тактовой Однакочества элячейки п аличие зн ентов усл ительного колиожняет структуру онечном сче при- атоистров сдв ошности ге предлагаемому а, ячейка памяти йб -триггера,гер памяти, другойер. В каждом триг-ИЛИ-НЕ соедивсех элементовто в ячей истра, со олненный И первом амяти, что в к при проектировании рег водит к увеличению м ра тактовых импульсов Наиболее близким к является регистр сдвиг которого содержит два один из которых триг коммутационный тригг гере выход элемента И нен с одним из входовенная цель достигается тем, ку памяти для сдвигового редержащую триггер памяти, вына первом, втором элементахи втором элементах ИЛИ-НЕ40 15 го г 5 зо 35 40 45 50 коммутационный триггер, выполненный натретьем, четвертом, пятом и шестом элементах И и третьем и четвертом элементах ИЛИ-НЕ, причем первые входы первого и второго элементов И триггера памяти соединены с выходами элементов ИЛИНЕ и первыми входами элементов И коммутационного триггера соответственно,втсрые входы первого и второго элементов И триггера памяти и третьего и четвертого элементов И коммутационноготриггера соединены с тактовой шиной,вторые входы пятого и шестого элементов И коммутационного триггера соединены со входами ячейки памяти, выходыэлементов ИЛИ-НЕ триггера памяти соединены с первыми выходами ячейки памяти и шины сдвига, введены в коммутационный триггер седьмой и восьмой элементы И, первые входы которых подключены к первым входам пятого и шестогоэлементов И коммутационного триггера,вторые входы - к первой шине сдвига,третьи входы - ко вторым выходам ячейкн памяти, а третьи входы пятого и шестого элементов И коммутационного триггера соединены со второй шиной сдвига,На чертеже представлена схема ячейки памяти для сдвигового регистра.Ячейка памяти содержит триггер памяти 1, выполненный на элементах И 2и 3 и элементах ИЛИ-НЕ 4 и 5, коммутационный триггер 6, выполненный наэлементах И 7 - 10. причем вторые входы элементов 9 и 10 соединены со входами 11 и 12 ячейки памяти, выходыаэлементов ИЛИ-НЕ 4 и 5 соединены спервыми выходами 13 и 14 ячейки памяти, а третьи входы элементов И 9 и 10соединены со вторыми выходами 15 и16 ячейки памяти, вторые входы элементов И 9 и 10 соединены с первой шинойсдвига 17, третьи входы элементов И 9и 10 - со второй шиной сдвига 18, вторые входы элементов И 2 и 3 и элементов И 7 и 8 соединены с тактовой шиной 19.Функция реверсивной обработки информации в разряде регистра, построенногона предлагаемой ячейке памяти, реализуется на элементах коммутационного триггера 6,Сдвиг вправо осуществляется при значениях входов реверса и инверсии реверсасоответственно Р = 0 и Р = 1 по шинам17 и 18 соответственно. Б этом режимеэлементы И 9 и 10 закрыты и воспринимают информацию от предыдущего разряда,Сдвиг влево осуществляется при значениях входов реверса и инверсии реверса соответственно Й = 1 и Я = О, В этом режиме элементы И 9 и 10 также закрыты и воспринимают информацию от предыдущего разряда. Вход тактовых импульсов в каждом разряде нагружен на четыре входа логических элементов. Применение регистра, построенного на предлагаемой ячейке памяти, позволяет при заданной нагрузочной способности генератора тактовых импульсов либо увеличить число разрядов регистра, подключаемых к выходу генератора, на 50%,.либо при заданном количестве разрядоврегистра уменьшить нагрузку генератора также на 33%.Формула изобретенияЯчейка памяти для сдвигового регистра, содержащая триггер памяти, выполненный на первом, втором элементах И и первом и втором элементах ИЛИ-НЕ, коммутационный триггер, выполненный на третьем, четвертом, пятом и шестом элементах И и третьем и четвертом элементах ИЛИ-НЕ, причем первые входы первого и второго элементов И триггера памя-. ти соединены с выходами элементов ИЛИНЕ и первыми входами элементов И коммутационного триггера соответственно, вторые входы первого и второго элементов И триггера памяти и третьего и четвертого элементов И коммутационного триггера соединены с тактовой шиной вторые входы пятого и шестого элементов И коммутационного триггера соединены со входами ячейки памяти, выходы элементов ИЛИ-НЕ триггера памяти соединены с первыми выходами ячейки памяти и шины сдвига, о т л и ч а ю щ а я - с я тем, что, с целью повышения надежности ячейки памяти за счет снижения коэффициента разветвления тактовой шины, в коммутационный триггер ячейки памяти введены седьмой и восьмой элементы И, первые входы которых подключены к первым входам пятого и шестого элементов И коммутационного триггера, вторые входы - к первой шине сдвига, третьи входы - ко вторым выходам ячейки памяти, а третьи входы пятого и шестого элементов И коммутационного триггера соединены со второй шиной сдвнга.Источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССР Хо 427387, кл, С, 11 С 19/00, 1971,2, Филиппов А, Г. и др. Проектирование логических узлов ЭВМ М., "Сов, радио", 1974, с, 137 (прототип),