Устройство тактовой синхронизациии регенерации

Сеез Советсник Сфцналнстицаскмк РеслублнкОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВ ВЯЛЬСЗВУ(23) Приоритет Н 04 Ь 7/02 Государстаеииый комитет СССР яо делам изобретеиий и открытий(54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ И РЕРЕНЕРАЦИИИзобретение относится к радиосвязи и может использоваться в системах передачи дискретной информации.Известно устройство тактовой синхронизации и регенерации, содержащее последовательно соединенные задающий генератор и делитель частоты, выходы которого подключены соответственно ко входам Формирователя сигнала Фазовых эон и к управляющим входам деЙифратора, к другим входам которого подключены выходы блока памяти, а также последовательно соединенные элемент ИЛИ, блок стробирования и формирователь выходного сигнала, при этом выходы дешифратора подключены ко входам элемента ИЛИ 11,Однако известное устройство имеет низкие точность н помехоустойчивость синхронизации, так как измерение величины зоны рассогласования производится на интервале одной посылки, и результат определяется мгновенным отношением сигнал/шум. Кроме того в известном устройстве невозможен прием коротких сообщений и имеют место потери информации в начале сеанса связи и после длительных перерывов связиЦель изобретения - повышение точности и помехоустойчивости синхронизации, а также обеспечение синхронизации коротких сообщений и уменьшение потерь информации. Поставленная цель достигается тем,что в устройство тактовой синхрониза-,ции и регенерации введены последова тельно соединенные сумматор, регистрсуммы и блок деления, а также формирователь сигнала зон анализа, элеьвнТзадержки, регистр числа фронтов сигнала и .последовательно соединенныесчетчик фронтов сигнаЛа и пороговыйблок, выход которого подключен кобъединенным управляющим входам регистра суммы, регистра числа фронтов.сигнала и блока деления и входу эле мента задержки, выход которого подклю"чен к управляющему входу блока памяти,к соответствующим входам которогоподключены выходы блока деления, приэтом первый выход формирователя сигна25 ла эон анализа подключен к соответствующему входу сумматора и первомувходу счетчика фронтов сигнала, вто рой вход которого объединен с управляющими входами формирователя сигнала 30 фазовых зон и сумматора, а выходысчетчика фронтов сигнала через регистр числа Фронтов сигнала подключены к соответствующим входам блокаделения, причем второй выход формирователя сигнала зон анализа подключен к управляющему входу пороговогоблока, а ко входам сумматора соответственно подключены выходы формирователя сигнала фазовых эон.Также введена дискретная линиязадержки (ДЛЗ), вход которой объединен с управляющим входом формирователя сигнала Фазовых эон, а выходподключен ко второму входу блокастробирования.На чертеже приведена структурнаяэлектрическая схема предлагаемого 15устройства.Устройство тактовой синхронизациии регенерации содержит задающий генератор 1, делитель 2 частоты, Формирователь 3 сигнала Фазовых эон, сум- Щматор 4, формирователь 5 сигнала зонанализа, счетчик б фронтов сигнала,пороговый блок 7, регистр 8 числафронтов сигнала, регистр 9 суммы,блок 10 деления, элемент 11 задержки,блок 12 памяти, дешифратор 13, элемент14 ИЛИ, ДЛЗ 15, блок 16 стробированияи формирователь 17 выходного сигнала,выход которого является выходом устройства, входом которого являютсяобъединенные входы счетчика 16,ДЛЗ 15и управляющие входы формироватеЛя 3и сумматора 4,Устройство работает следующим образом.Сигнал с выхода задающего генератора 1 поступает на делитель 2 частоты, коэФфициент деления которого выбран таким образом, что частота импульсов на выходе его последнего разряда равна тактовой. Запись кода 40состояний разрядов делителя частоты2 производится в Формирователе 3 сигнала Фазовых эон в моменты появленияна его управляющем входе фронтовперепадов) входного сигнала. ЧислоК различных состояний делителя частоты 2 равно его коэффициенту деления,смена состояний происходит с частотой, равной частоте задающего генератора 1. Таким образом осуществляетсяразбиение периода тактовой частотына К эон, ширина ьУ каждой из которыхравна 55и запись в формирователе 3 двоичного кода номеров зон синфазных фронтам входного сигнала. Каждый фронт сигнала, поступающий на управляющий вход сумматора 4, представляет собой 60 сигнал разрешения суммирования, хранящегося в сумматоре 4 числа с кодом зоны, синфазной данному фронту сигнала. Формирователь 5 производит разбиение сеанса связи на равные зоны. 65 С первого выхода Формирователя 5 следует последовательность коротких импульсов, соответствующих началу зонанализа, а со второго - последова"тельность коротких импульсов,соответствующих концу зон анализа.Счетчик б осуществляет подсчет количества Фронтов сигнала в зоне анализа, Установка в нулевое состояниесумматора 4 и счетчика б в началеэон анализа производится поступающими на их входы импульсами с первоговыхода формирователя 5, Каждым импульсом со второго выхода формирователя 5 на управляющий вход пороговогоблока 7 подается сигнал разрешениясравнения количества фронтов, подсчитанного счетчиком б с пороговымзначением, В случае повышения порогового значения сигнал с выходапорогового блока 7, поступающийна управляющие входы регистра 8,регистра 9 суммы и блока. деления 10,разрешает поочередное осуществлениеследующих операций: запись двоичногокода количества фронтов сигнала в зоне анализа счетчика б в регистре 8;запись двоичного кода числа, представляющего собой сумму номеров зон,синфаэных фронтам сигнала рассматриваемой зоны анализа, с выходов сумматора 4 в регистр 9 суммы; делениечисла, записанного в регистре 9 суммы, на число, представленное в регистре 8, блоком 10 деления,Сигнал с выхода порогового блока 7поступает также на элемент 11 задержки. По истечении времени, достаточного для осуществления операции деления, с выхода элемента 11 задержкина управляющий вход блока 12 памятипоступает сигнал разрешения записив блок 12 памяти двоичного кода чйсла, представляющего результат деления. Блок 12 памяти хранит эту инФормацию до поступления следующегосигнала с элемента 11 задержки. Число, записанное в блок 12 памяти,представляет собой среднее в течениеэоны анализа рассогласование входного сигнала и тактовых импульсов,Дешифратор 13 выдает сигнал на соответствующем выходе в моменты времени,когда состояние разрядов делителя 2частаты совпадает с состояниями соответствующих разрядов блока 12 памяти.Таким образом производится сдвиг импульсов тактовой частоты на время,равное измеренному среднему рассогласованию.Импульсы с выхода дешифратора 13 поступают на элемент 14 ИЛИ и затем используются для регенерации сигнала, Входной сигнал поступает на ДЛЭ 15, время задержки которой выбирается равным сумме длительностей зоны- анализа и задержки элемента 11 задержки. В блоке 16 стробирования производится сдвиг тактовых импульсов наполовину посылки и определение полярности входного сигнала в моменты времени, соответствующие измеренным положениям середины посылок. Формирователь 17 выдает на выход устройстварегенерированный сигнал требуемойвеличины и стандартной длительностиПредлагаемое устройство обладаетповышенной точностью и помехоустойчивостью синхронизации. Кроме того,обеспечивается требуемая точностьфазирования и сохранение синхронизмав перерывах связи и при передачедлительных сигналов одной полярности.Устройство также позволяет уменьшитьпотери информации в процессе вхождения в синхронизм в начале сеанса свя%зи и после длительных перерывов связи и обеспечивает прием коротких телеграмм,20формула изобретения1. Устройство тактовой синхронизации и регенерации, содержащее последовательно соединенные задающий гене ратор и делитель частоты, выходы которого подключены соответственно ко входам формирователя сигнала фазовых эон и к управляющим входам дешифратора, к другим входам которого подклю;чены выходы блока памяти, а также последовательно соединенные элемент ИЛИ, блок стробирования и Формирователь выходного сигнала, при этом выходы дешифратора подключены ко входам элемента ИЛИ, о т л и ч а ю - ЗЗ щ е е с я тем, что, с целью повы" щения точности и помехоустойчивости синхронизации, в него введены последовательно соединенные сумматор, ре" гистр суммы и блок деления, а также 10 формирователь сигнала зон анализа, элемент задержки, регистр числа Фрон-. тов сигнала и последовательно соеди" ненные счетчик фронтов сигнала и по" роговый блок, выход которого подключен к объединенным управляющим входам регистра суюы, регистра числа фронтов сигнала и блока деления и входу элемента задержки, выход которого подключен к управляющему входу блока памяти, к соответствующим входам которого подключены выходы блока деления, при этом первый выход Формирователя сиг нала зон анализа подключен к соответствующему входу сумматора и первому входу счетчика фронтов сигнала, второй вход которого объединен с управляющими входами формирователя сигнала фазовых зон и сумматора, а выходы счетчика фронтов сигнала через регистр числа фронтов сигнала подключены к соответствующим входам блока деле" ния, причем второй выход Формирователя сигнала зон анализа подключен к управляющему входу порогового блока, а ко входам сумматора соответственно подключены выходы формирователя сигнала фазовых зон.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что, с целью обеспечения синхронизации коротких сообщений и уменьшения потерь информации, введена дискретная линия задержки, вход которой объединен с управляющим входом формирователя сигнала Фазовых зон,а выход подключен ко второму входу блока стробирования.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР Р 594594, кл. Н 04 Ь 7/02 1976 (прототип)..Редактор Л,Пчелинская Филиал ППП фПатентф, г.Ужгород, Ул.Проектная,4 Заказ 462/81 Тираж 709 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д.4/5