Цифровой функциональный преобразователь

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСНИХЕСПУБЛИН 5 И С 06 Р 15/353 ЗОБ ТЕН ИСАН ЕГЕЛЬСТВ ВТОРСНОМ,Рубчинскийзавод счетР ГОСУДАРСТВЕННЫЙ ЧОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) 1. Авторское свидетельство СССРР 864293, кл. С 06 Р 15/353, 1981,2. Авторское свидетельство СССРпо заявке 9 3322832/18-24,кл. С 06 Р 15/353, 1981 (прототип).(54)(57) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙПРЕОБРАЗОВАТЕЛЬ, содержащий генераторимпульсов, два элемента И, управляемый делитель частоты, реверсивныйсчетчик результата, первый буферныйрегистр, блок вычитания ординат, блокделения, блок вычитания абсцисс, блокпамяти узловых значений ординат,блок памяти узловых значений абсцисс, регистр аргумента, блок вычитания аргумента, формирователь импульсов, триггер разрушения приема аргумента, знаковый регистр и реверсивный счетчик адреса, причем .выход генератора импульсов подключен к первому входу первого элемента И, второйвход которого соединен с выходом сравнения блока вычитания ординат, первым входом второго элемента И, входомустановки в ноль триггера разрешенияприема аргумента и входом синхронизации знакового регистра, выход первогоэлемента И соединен с сигнальным входом управляемого делителя частоты,подключенного выходом к счетному входу реверсивного счетчика результата,выход которого соединен с выходомпреобразователя, вход управления ре,ЯО 109800 версом реверсивного счетчика результата соединен с выходом знака разности блока вычитания ординат, выход кода разности которого соединен с входом кода делимого блока деления, вход уменьшаемого блока вычитания ординат соединен с выходом блока памяти узловых значений ординат, подключенного адресным входом к адресному входу блока памяти узловых значений абсцисс и выходу реверсивного счетчика адреса, вход управления реверсом которого соединен с выходом знакового регистра, подключенного информационным входом к выходу знака разности блока вычитания аргумента и входу Я формирователя импульсов, выход которого подключен к входу установки в единицу триггера разрешения приема аргумента, инверсный выход которого соединен с вторым входом второго элемента И, подключенного выходом к входу синхронизации регистра аргумента, информационный вход которого ффффф соединен с входом ввода аргумента ( ) преобразователя, выход регистра ар;ф гумента соединен с входом уменьшаемо- Я) го блока вычитания аргумента, вход (; вычитаемого которого подключен к вы- р ходу блока памяти узловых значений р абсцисс, информационному входу первого буферного регистра и входу уменьшаемого блока вычитания абсцисс, вход вычитаемого которого соединен с выходом первого буферного регистра, выход блока вычитания абсцисс соединен с входом кода делителя блока деления, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены третий элемент И, элемент задержки, блок памяти коэффициентов на1098006 выходами элементов ИЛИ группы, первые входы которых соединены с выходами соответствукнцих разрядов реверсивного счетчика результата, вторые входы элементов ИЛИ группы соединены с выходами соответствующих разрядов второго буферного регистра, информационный вход которого соединен с выходом блока памяти узловых значений ординат, вход синхронизации второго буферного регистра соединен с выходом элемента задержки, входом синхронизации первого буферного регистра и стробирующим входом записи блока памяти коэффициентов наклона, подключенного адресным входом к выходу реверсивного счетчика адреса, информационный вход и выход блока памяти коэффициентов наклона соединены соответственно с выходом блбка деления и управляющим входом управляемого делителя частоты, стро. бирующий вход которого соединен с вы-,. ходом сравнения блока вычитания ординат. 1Изобретение относится к автоматике и вычислительной технике и может быть использовано в составе гибридных вычислительных систем, а также для выполнения функциональных преобразований в измерительной технике.Известно устройство для функционального преобразования цифровых сигналов, содержащее генератор импульсов, управляемый делитель частоты, 10 реверсивный счетчик, блок вычитания кодов, блок памяти, дешиФратор и входной регистр 13.Недостатком устройства является низкая точность функционального преоб.15 функционального преобразования, содерО 25 клона, второй буферный регистр, элемент ИЛИ, группа элементов ИЛИ и триггер выбора режима, вход установки вединицу которого соединен с управляющим входом режима преобразования,вход установки в ноль триггера выборарежима соединен с управляющим входомрежима записи преобразователя, прямойи инверсный выходы триггера выбросарежима соединены соответственно с третьим входом первого элемента И и первым входом третьего элемента И, второй вход которого соединен с входомзаписи преобразователя, выход третьего элемента И соединен с стробирующимвходом записи блоков памяти узловыхзначений ординат и абсцисс, входомэлемента задержки и первым входомэлемента ИЛИ, подключенного вторымвходом к выходу сравнения блока вычитания ординат, выход элемента ИЛИподключен к счетному входу реверсивного счетчика адреса, вход вычитаемого блока вычитания ординат соединен с разования, обусловленная равномернымрасположением узлов аппроксимации.Наиболее близким к предлагаемомуявляется устройство для цифрового жащее регистр аргумента, генераторимпульсов, первый элемент И, блок вы-,читания ординат, управляемый делительчастоты, реверсивный счетчик результата и блок памяти узловых значений ординат, причем информационные входырегистра аргумента соединены со входами устройства, первый вход первого 2элемента И соединен с выходом генератора импульсов, а второй вход - с выходом обнуления блока вычитания ординат, выход первого элемента И соединен с сигнальным входом управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, выходы которого соединены с выходами устройства и входами вычитаемого блока вычитания ординат, выход знака разности которого соединен со входом управления реверсом реверсивного счетчика результата, выходы блока памяти узловых значений ординат подключены к входам уменьшаемого блока вычитания ординат, прячем выходы кода разности блока вычитания ординат соединены со входами делимого блока деления, выходы которого соединены с управляющими входами управляемого делителя частоты, входы делителя блока деления подключены к выходам блока вычитания абсцисс, выход обнуления блока вычитания ординат соединен со входами синхронизации блока деления, буферного регистра и регистра знака, а также со вторым входом первого элемента И и через эле06 4 3 10980мент задержки - со счетным входом ре-версивного счетчика адреса, первымвходом второго элемента И и входом установки в ноль триггера разрешения1 приема аргумента, выход установки вединицу которого подключен к выходуформирователя импульсов, а инверсныйвыход соединен со вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента, выходы которого соединены с входами уменьшаемого блокавычитания аргумента, выход кода знака которого подключен к входу формирователя импульсов и информационному15входу регистра знака, выход которогосоединен со входом управления реверссом реверсивного счетчика адреса, выходы которого подключены к адреснымвходам блоков памяти узловых значений20ординат и абсцисс, выходы блока памя. -ти узловых значений абсцисс подключены к входам уменьшаемого блока вычитания абсцисс, входам вычитаемого блокавычитания аргумента и информационным25входам буферного регистра, выходы которого соединены с входами вычитаемого блока вычитания абсцисс 2,Недостатком устройства являетсяпониженное быстродействие обуслов 930ленное необходимостью вычисления вкаждой узловой точке коэффициентапередачи управляемого делителя частоты.Целью изобретения является повышение быстродействия. 35Поставленная цель достигаетсятем, что в цйфровой функциональныйпреобразователь, содержащий генераторимпульсов, два элемента И, управляемый делитель частоты, реверсивныйсчетчик результата, первый буферный орегистр, блок вычитания ординат, блок еделения, блок вычитания абсцисс,блок памяти узловых значений абсцисс,блок памяти узловых значений ординат,45регистр аргумента, блок вычитания аргумента,формирователь импульсов,триг"гер разрешения приема аргумента,знаковый регистр и реверсивный счетчик адреса, причем выход генератора 50импульсов подключен к первому входупервого элемента И, второй вход которого соединен с выходом сравненияблока вычитания ординат, первым входом второго элемента И, входом установки в ноль триггера разрешения приема аргумента и входом синхронизациизнакового регистра, выход первого зле" мента И соединен с сигнальным входомуправляемого делителя частоты, подключенного выходом к счетному входуреверсивного счетчика результата,выход которого соединен с выходомпреобразователя, вход управления реверсом реверсивного счетчика результата соединен с выходом знака разности блока вычитания ординат, выходкода разности Которого соединен свходом кода делимого блока деления,вход уменьшаемого блока вычитанияординат соединен с выходом блока памяти узловых значений ординат, подключенного адресным входом к адресному входу блока памяти узловых значений абсцисс и выходу реверсивногосчетчика адреса, вход управления реверсом которого соединен с выходомзнакового регистра, подключенногоинформационным входом к выходу знакаразности блока вычитания аргумента ивходу формирователя импульсов, выходкоторого подключен ко входу установки в единицу триггера разрешения приема аргумента, инверсный выход которого соединен со вторым входом второго элемента И, поцключенного выходомк входу синхронизации регистра аргумента, информационный вход которогосоединен со входом ввода аргументапреобразователя, выход регистра аргумента соединен с входом уменьшаемогоблока вычитания аргумента, вход вычитаемого которого подключен к выходу блока памяти узловых значений абсцисс.,информационному входу первого буферного регистра и входу уменьшаемогоблока вычитания абсцисс, вход вычитаемого которого соединен с выходомпервого буферного регистра, выходблока вычитания абсцисс соединен совходом кода делителя блока деления,дополнительно введены третий элемент И, элемент задержки, блок памяти коэффициентов наклона, второй буферный регистр, элемент ИЛИ, группаэлемента ИЛИ и триггер выбора режима, вход установки в единицу которого соединен с управляющим входомрежима преобразования, вход установки в ноль триггера выбора режима соединен с управляющим входом режима записи преобразователя, прямой и инверсный выходы триггера выбора режимасоединены соответственно с третьимвходом первого элемента И н первымвходом третьего элемента И, второйвход которого соединен с входом запи 1098003си преобразователя, выход третьего элемента И соединен со стробирующим входом записи блока памяти узловых значений ординат и абсцисс, входом элемента задержки и первым входом элемента ИЛИ, подключенного вторым входом к выходу сравнения блока вычитания ординат, выход элемента ИЛИ подключен к счетному входу реверсивного счетчика адреса, вход вычитаемо- О го блока вычитания ординат соединен с выходами элементов ИЛИ группы, первые входы которых соединены с выхода - ми соответствующих разрядов реверсивного счетчика результата, вторые входы 5 элементов иЛИ группы соединены с Выходами соответствующих разрядов второго буферного регистра, информационный вход которого соединен с выходом блока памяти узловых значений орци нат ВКОД синхронизации Второго буФерного регистра соединен с выходом элемента задержки, входом синхронизации первого буферного регистра и стробируюцим входом записи блока памяти коэффициентов наклона, подклю- ченного адресным входом к выходу реверсивного счетчика адреса, информационный вход и выход блока памяти коэффициентов наклона соединены соответственно с выходом блока деления и управляющим входом управляемого делителя частоты, стробирующий нход которого соединен с выходом сравнения блока вычитания ординат.На фиг.1 представлен преобразова 35 тель, блок-схема, на Фиг.2 - график, поясняющий работу преобразователя.Цифровой Функциональный преобразователь содержит генератор импульсов40 1, элемент И 2, выход сравнения 3 блока вычитания ординат 4, элемент И 5, триггер 6 разрешения приема аргумента, знаковый регистр 7, управляемый делитель частоты 8, ренерсинный счет 45 чик результата 9, выход 10 знака разности и выход кода 11 блока 4 вычитания ординат, блок деления 12 блок памяги 13 узловых значений ординат, блок памяти 14 узловых значений абсцисс, реверсинный счетчик адреса 15, блок вычитания аргумента 16, Формирователя импульсов 17, регистр, аргумента 18, вход аргумента 19, первый буферный регистр 20, блок вычитания абсцисс 21, триггер выбора режима 22, входы управления преобразователя 23 и 24, элемент И 25 вход записи преобразователя 26, элемент задержки 27,6 6элемент ИЛИ 28, группа элементов ИЛИ29, второй буферный регистр ЗО, блокпамяти коэффициентов наклона 31.Преобразователь работает в двухрежимах: записи и преобразования,При работе преобразователя в режиме записи по входу 24 на вход установки в ноль триггера 22 выбора режима подается сигнал, переводящий триггер 22 в нулевое состояние. Таким образом, импульсы с выхода генератора 1импульсов не поступают на счетновход счетчика 9.В исходном состоянии регистр 18 аргумента, буферные 20 и 30 регистры,знаковый 7 регистр и счетчики 9 и 15обнулены, а на информационные входыблоков 13 и 14 памяти поступает нулеВой код, ПО коду счетчика 15 адресаосуществляетсяопрос адресов блоков13, 14 и 31 памяти ординат, абсцисс икоэффициента наклона соответственно,причем нулевое значение знакового 7регистра обуславливает режим суммирования счетчика 15, а единичное - режим вычитания. Запись кодов В блоки13, 14 и 31 памяти осуществляется приподаче по шине 26 импульсной команды"запись",По совпадению команды "запись",поступающей по шине 26 на вход элемента И 25, и высокого потенциала синверсного выхода триггера 22 выбора режима, на выходе элемента И 25формируется импульсный сигнал записи, по переднему Фронту которого ннулевые ячейки блоков 13 и 14 памятизаносится нулевой код. По заднемуФронту сигнала записи с выхода элемента И 25 в счетчике 15 устанавливается код адреса первых ячеек блоков 13 и 14 памяти, При подаче очередной команды "запись" по шине 26н первые ячейки памяти 13 и 14 заносятся коды Орцинаты 5 и абсциссых 1 перВОй узловой точки.При этом блоки 4 и 21 вычитанияординат и абсцисс вычисляют разностькодов между, поступившим из блоков13 и 14 памяти) и предыдущим (из буФерных 30 и 20 регистров) значениямиординат и абсцисс соответственно.Блок 12 деления определяет коэКИциент наклона первого участка апроксимавии КХ 1 ХОПо задержанному элементом задержки2 б на Время необходимое цля вычис7 10980 ления коэффициента наклона, переднему Фронту сигнала записи в первую ячейку блока 31 памяти коэффициентов наклона заносится код коэффициента наклона первого участка аппроксима 5 ции.Па заднему фронту сигнала записи счетчик 15 адреса переводится в следующее состояние, подготавливая прием кодов ординаты 1 и абсциссы х второй узловой точки в блоки 13 и 14 памяти.Па заднему Фронту задержанного сигнала записи производится запись кодов ординатыи абсциссы хиз блоков 13 и 14 памяти в буферные 30 и 20 регистры соответственно. Затем по очередной команде "запись", поступающей па шине 26 на вход элемента. И 25, осуществляется запись кодов ординаты 2 и абсциссы х второй уз 2лавой точки в блоки 13 и 14 памяти и перевод счетчика 15 в следующее состояние. В блоке 12 деления определяется коэффициент наклона второго участка аппроксимации2- ЧК =2 х-хгкоторый по переднему фронту задержанного сигнала записи заносится во вторую ячейку блока 31 памяти коэффициентов наклона, Таким образом, при занесении параллельных кодов ординат и абсцисс по импульсной команде "запись" осуществляется автоматическое вычисление коэффициентов наклона аппроксимирующих участков и запоминание их в блоке 31 памяти коэффициентов наклона.При работе преобразователя в режиме преобразования по шине 23 на уста 40 новочный вход триггера 22 выбора режима подается сигнал, переводящий его в единичное состояние. При этом элемент И 25 закрывается, блокиРуя прохождение импульсной команды "запись" на блоки 13, 14 и 31 памяти.В исходном состоянии регистр 18 аргумента, буферные 20 и 30 регистры, знаковый 7 регистр, триггер б разрешения приема аргумента, счетчики 9 и 15 абнулены. Таким образом, по нулевому коду счетчика 15 из нулевой ячейки блока 13 памяти извлекается нулевой код и на выходе 3 блока 4 вычитания формируется передний фронт сигнала 55 сравнения. Сигнал сравнения с выхода 3 блока 4 поступает на, вход элемента И 2, закрывая ега на время уста 06 8навки коэффициента деления делителя 8 частоты, на управляющий вход делителя 8 частоты, разрешая установку коэффициента передачи, на вход синхронизации регистра 7 знака, разрешая передачу знака управляющего реверсом счетчи. -ка 15, на вход элемента И 5, разрешая прием кода первого значения аргумента х и на счетный вход счетчика 15, переводя ега в следующее состояние.Па коду счетчика 15 из блоков 13, 14 и 31 памяти извлекаются коды ординаты , , абсциссы х и коэффициента наклона К первого участка аппроксимации, При этом в блоке 16 вычитания формируется знак разности кодов аргумента х и абсциссы х с выхода блока 14 помяни, па сигналу сравнения с выхода 3 блока 4, в управляемый делитель 8 частоты заносится коэффициент передачи К, соответствующий первомуучастку аппроксимации, с выхода блока 31 памяти После поступления на первый вход блока 4 када ординаты у первага участка аппроксимации с выхода блока 3 памяти на вьфхаде 3 блока 4 вырабатывается задник фронт сигнала сравнения, задержанный на время, необходимое для установки коэФфициента передачи в делителе 8 частоты.Па заднему франту сигнала сравнения открывается элемент И 2 и импульсы с выхода генератора импульсов 1 поступают на счетный вход реверсивного счетчика 9. Па заднему фронту сигнала сравнения триггер б разрешения приема аргумента переводится в единичное состояние, закрывая элемент И 5 и запрещая прием ачереднага аргумента до момента отработки поступающего аргумента х Таким образом происходит сту 3пенчато-линейная интерполяция функции на первом интервале аппроксимации, причем частота импульсов с выхода генератара 1 поступающая на вход счетчика 9, определяется коэффициентом деления делителя 8 частоты.При совпадении кода счетчика 9 и кодана выходе 3 сравнения блока 4 Формируется очередной импульсный сигнал, по переднему фронту которого элемент И 2 закрывается, счетчик 15 переводится в следующее состояние и из блоков 13, 14 и 31 памяти извлекаются коды ардинаты у 2 1 абсциссы хг и коэффициента наклона К 2 второго участка аппроксимации. В делитель 8 частоты заносится коэффициент передачи второго участка аппроксимации иначинается ступенчато-л:-1 нейная интерполяция второго участка аппрокси 7;цииМв Т ;ч З В Л с К а Ю 7 л -,1;г;Р Ы,1 . При зтбм на вьгхаде знака разности блока ,"6 изменяется знак, Брезультате чего срабатывает формирователь 17 импульсов и устанавливаеттриггер 6 разрешения приема гргумен-.да в нулевое состояние 1 яким аб 7 разам, по сав 17 адению;71 ни;1 гд 1 кодоввходазле 17 ент И д крыв эдт с я ч раз 17;з 1 дае тт 1-;емаередного зна .ения аррегистр 7 18 аргумента,:, П Н Е и" т ф Р а и т ч С И г и аЛ Я г:7 а В и Е и И Я р иГ г ер а1 е р Т С Я Н 17 Е И " -" Кк 17 ывается зт 1 е ехадит в еди 7 ичнае сас" ывает элемент 7 5., ат.1 ент 111 7 и импульс ы с вьгада гегератаря . пастуг.ают 1. асчетный вход счетчика 9 резу.1 ьтатг. При достижении счетчиком 9 када7, на выходе 3 блока ч формируетсяпередний фронт сигнат 1 а сравнения., пакоараму Элемент И 2 закрывается,счетчик 15 переводится в следующеесостояние и из блоков 13, 16 и 31 па 9 ЯОО( 1 ОПа вд.х 17 це блока 16 формируется знакразности х, -х который по заднеМуфранту сигныта сравнения с выхода 3б 7-:окя , записывается в регистр 7знака, подготавливая счетчик 15 кработе ца последующих участках ап 1;раксимации. Таким образам происходит ступенчато-линейная интерполяцияфункции в зависимости ат кода поступившего аргумента.Ж. последующих участках устройство- я б а 1" а Е Т а д 1 аЛ а г ЧН ОВыханной кас счетчика 9 результатапри 11 еааходимости мо 7 кет быть преобразован ь аналоговый сигнал цифра"аналог,и.111 преобразователем.Па . изменении знака крутизны функц 1 и в узловых точках разность кодови изменяет знак и признакг д 1кру.: сгны с 7 ыжад,= 10 блока 4 управляет реверсом счетчика 9,Таким образом, ,в предлагаемом устройстве повышается быстродействие преобразователя за счет исключения операции деления кодов при вычислении казф 117 ициентов передачи делителя частаты на участках аппроксимации,Горват Техред С.Мигунова Корректор Г.Решетник каз 4207 о 1130 ка лнал ППП "Патент , г.ужгород, ул.Проектная 40 Тираж 699 ИИПИ Государственного по делам изобретений и 35, Москва, Ж, Рауш Подпистета СССРрытий