Устройство синхронизации

Номер патента: 773944

Авторы: Алексеев, Алябин, Глазов, Жодзишский, Коваленко

ZIP архив

Текст

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(23) Приоритет Государственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ Изобретение относится к радиотехнике и может использоваться в радиоприемных устройствах для приема непрерывного потока информации с постоянной кодовой структурой. 5Известно устройство синхронизации, содержащее последовательно соединенные реверсивный счетчик, блок обнаружения и формирователь сигнала, объединенный с входом согласованного фильтра, другой вход которого через первый делитель частоты сов" динен с выходом блока добавлениявычитания, соединенного по входу среверсивным счетчиком, второй вход 15 которого соединен с выходом первого делителя частотй, и другим входом блока обнаружения, и второй делитель частоты, соединенный по входу с первым делителем частоты 1), 20Однако такое устройство имеет невысокую скорость вхождения в синхронизм,Цель изобретения - повышениескорости вхождения в синхронизм. 25Цель достигается тем, что в устройство синхронизации, содержащее последовательно соединенные реверсивный счетчик, блок обнаружения и формирователь сигнала, объединенный 30 с входом согласованного фильтра,другой вход которого через первыйделитель частоты соединен с выходомблока добавления-вычитания, соединенного по входу с реверсивным счетчиком, второй вход которого соединенс выходом первого делителя частотыи другим входом блока обнаружения,и второй делитель частоты, соединенный по входу с первым делителемчастоты, введены последовательносоединенные бинарный квантователь,регистр сдвига, перемножитель, блокформирования стробов и блок элементов И-ИЛИ, а также третий и четвертый делители частоты, два блокасовпадения и триггер, причем инверсный выход триггера подключен к вторым входам блока элементов И-ИЛИ ичерез последовательно соединенныепервый блок совпадения, третий ичетвертый делители частоты подключен к входу триггера, другой входкоторого через второй блок совпадения соединен с выходом третьегоделителя частоты, а прямой выходтриггера подключен к третьим входамблока элементов И"ИЛИ,четвертые вхОды которого соединены с выходом второго делителя частоты,а выходы блокаэлементов И-ИЛИ подключены к другимвходам блока добавления-вычитания,причем вход бинарного квантователяобъединен с третьим входом реверсивного счетчика, выход первогоделителя частоты подключен к другим входам бинарного квантователя,регистра сдвига и третьего делителя частоты, при этом выход согласованного фильтра подключен кдругим входам блоков, совпадения, авыход формирователя сигналов подключен к другому входу перемножителя.На чертеже дана структурная электрическая схема предложенного устройства,Устройство содержит реверсивный 15счетчик 1, блок 2 обнаружения, Формирователь 3 сигнала, согласованныйфильтр 4, делители 5-8 частоты, бинарный квантователь 9, регистр 10сдвига, перемножитель 11. блок 12: 29формирования стробов, блок 13 элементов И-ИЛИ, блоки 14 и 15 совпадения, триггер 16 и блок 17 добавления-вычитания,Устройство работает следующим 25,образом,Входной информационный сигнал,ограниченный по амплитуде и привязанный по уровню к логическим 0 1или 1 выбранной элементной базыподается на вход реверсивного счетчика 1, На другой вход которогоподается импульсная последовательность опорной частоты й я, ЧастотаЙ выбирается намного выше символьной частоты информации Йс чтобы исклю-З 5чить энергетические потери эа счетдвухуровнего ограничения входногопроцесса при цифровом интегрировании. Входной сигнал подается нашину управления, а опорная импульс Оная последовательность на счетныйвход реверсивного счетчика 1. Объемреверсивного счетчика 1 И,=2 долженбыть больше отношения М ) й /2 йОп с фпричем старший разряд являетсязнаковым и его выходной потенциалявляется входным сигналом блока 2,Для обеспечения сброса реверсивного сигнала 1 и опроса блока 2служат блок 17 и делитель 5. Частота следования импульсов на выходе,делителя 5 связана с опорной частотой т зависимостью Е г = й /НВ режиме синхронизма Й = Е мог оменты появления импульсов совпадаютс границами принимаемых символов ин.формации, Реверсивный счетчик 1 запериод интегрирования Тц = 1 /Гпроизводит подсчет разности количества импульсов опорной последовательности,прошедших по шине сложе- . 60ния и шине вычитания. В конце периода интегрирования в блоке 2 тактовым импульсом с выхода делителя5 производится опрос состояния знакового разряда реверсивного счетчи- б 5 ка 1, после чего он сбрасывается.Если потенциал знакового разрядабыл высоким, принимается решение отом, чтобы передавался символ фф 1,если - низким, принимается решениео передаче символа О,С выхода блока 2 информация поступает на выход устройства и навход согласованного фильтра 4, надругой вход которого подается последовательность импульсов тактовойчастоты й с выходаделителя 5. Всогласованном фильтре 4 производится оптимальная фильтрация кадровогослова и сравнение выходного сигнала фильтра с некоторым порогом,попревышении которого принимается решение о наличии синхронизации в устройстве.Для формирования оптимальной дискриминационной характеристики тактовой синхронизации сигнал с выходаоблока 2 через Формирователь 3 подается на перемножитель 11. В формирователе 3 формируется сигнал +1 каждыйраз при смене символа с 10 на1 и сигнал = 1 при обратной сменесимволов, Если смена символов непроисходит, вырабатывается сигналО, В перемножителе 11 производится перемножение выходных сигналов формирователя 3 с задержанными надлительность одного символа бинарноквантованными отсчетами входногопроцесса. Квантование производится с такто" вой частотой Йт в бинарном квантователе 9, а задержка на один символ осуществляется с помощью регистра 10, на информационный вход которого поступают отсчеты входного процесса с выхода бинарного квантователя 9, а на счетный вход импульсная последовательность тактовой частоты йт с выхода делителя 5 Перемножнтель 11 выполняется на логических элементах исключающее ИЛИ, Импульсный сигнал управления с первого или второго выхода перемножителя 11 через блоки 12 и 13 подается на управляющие входы блока 17. Появление импульса управления на выходе перемножителя 11 приводит к добавлению импульса в опорную последовательность и фаэовому сдвигу тактовой последовательности импульсов,на выходе делителя 5 на величину А Ю: 2 Я /Н, Появление импульса управления на другом выходе перемножителя 11 приводит к исключению импульса иэ опорной последовательности и фазовой задержке сигнала тактовой частоты й на Ь 4 = -2 Я п Количество добавленных или исключенных за один период регулирования импульсов определяется эквивалентной полосой пропускания такто773944 вой синхронизации, т.е. режимом работы устройства.В режиме вхождения в связь эквивалентная полоса пропускания широкаяВ этом режиме разрешающий потенциал с инверсного входа триггера 16 открывает блок 13, Количество импульсов, попадающих во временной интервал действия строба, определяет расширение эквивалентной полосы пропускания устройства. Формула изобретения 2 О, Устройство синхронизации, содержащее последовательно соединенные реверсивный счетчик, блок обнаружения и формирователь сигнала, объединенный с входом согласованного фильтра, другой вход которого через первый делитель частоты соединен с выходом блока добавления-вычитания, соединенного по входу с реверсивным счетчиком, второй вход которого соединен с выходом первого делителя частоты и другим входом блока обнаружения, и второй делитель частоты, соединенный по входу с первым делителем частоты, о т л и ч а ю щ е ес я тем, что, с целью повышения скорости вхождения в синхрониэм, введены последовательно соединенные бинарный кантователь, регистр сдвига, перемножитель, блок формирования стробов и блок элементов И-ИЛИ, 46 а также третий и четвертый делителичастоты, два блока совпадения и триггер, причем инверсный выход триггера подключен к вторым входам блока элементов И-ИЛИ и через последовательно соединенные первый блок совпадения, третий и четвертый делители частоты подключен к входу триггера, другой вход которого через второй блок совпадения соединен с выходом третьего делителя частоты, а прямой выход триггера подключен к третьим входам блока элементов И-ИЛИ, четвертые входы которого соединены с выходом второго делителя частоты, а выходы блока элементов И-ИЛИ подключены к другим входам блока добавления-вычитания, причем вход бинарного квантователя объединен с третьим входом реверсивного счетчика, выход первого 60 делителя частоты подключен к другим входам бинарного квантователя, регистра сдвига и третьего делителя частоты, при этом выход согласованного фильтра подключен к дру гим входам блоков совпадения, в В режиме синхронизма устройства разрешающий потенциал с прямого выхода триггера 16 открывает блок 13 и строб с выхода блока 12 пооиэводит одноразовое за период регулирования изменение фазы сигнала тактовой частоты. При этом необходимо, чтобы длительность стробов была меньше периода регулирования, т.е, длительность символа. Работой триггера 16 управляетсогласованный фильтр 4. Для уменьшения вероятности ложной синхронизации по кадрам в режиме вхождения всвязь, а также уменьшения количества сбоев у кадровой синхронизациив режиме синхрониэма в устройствепредусмотрена блокировка работы триггера 16 от ложных срабатываний исбоев, которая работает следующимобразом. Иэ тактовой импульсной последовательности с помощью делителя7 формируется импульсная последовательность с периодом, равным периоду кадра информации, В режиме вхождения в связь первый импульс с выхода согласованного фильтра 4 черезоткрытый триггером 16 блок 14 синхронизирует делитель 7 и одновременно подается на блок 15, на второйвход которого подаются импульсы свыхода делителя 7, Если первый кадровый импульс был не ложный и еслине произошло сбоя второго кадровогоимпульса, то произойдет совпадениепо времени второго кадрового импульса с выходным импульсам делителя 7и выходной импульс блока 15 установит триггер 16 в 1, переведя,тем.самым, устройство в режим синхрониэма и заблокировав блок 14 отповторной синхронизации делителя 7,Обратный перевод устройства в режимвхождений в связь производится приусловии сбоя подряд кадровых импульсов. Для этого делитель 8, сбрасываемый в О импульсами с блока15, подсчитывает количество кадровыхимпульсов с делителя 7 в случае отсутствия подряд 3 импульсов на выходе блока 15, переполняется и импульсом переполнения устанавливаеттриггер 16 в О,Использование в предложенном, устройстве промежуточной системы кадровой синхронизации и формирование:оптимальной фазовой дискриминационной характеристики позволяет создатьавтоматическую систему синхронизации с изменяющимися параметрамив зависимости от режима работы, т,е,обеспечить надежное вхождение всвязь за минимальное время, производить квазиоптимальную посимвольную обработку информации в режимесинхронизма с малой вероятностью сбояф кадровой синхронизации,Изменением частоты опорной последовательности можно просто осуществлять обработку сигналов с различной скоростью передачи информации.Ше Редактор Т, Кисел Заказ 7534/В 29 енного комитета тений и открыти5, Раушская наб илиал ППП Патентфф, г. Ужгррод, ул. Проектна выход формирователя сигналов подклвчеН к другому входу перемножителя,Источники информации,принятые во внимание при экспертизеТираж 7 БНИИПИ Государств ло делам иэобре 3035, Москва,:Ж

Смотреть

Заявка

2717060, 25.01.1979

ПРЕДПРИЯТИЕ ПЯ Г-4149

КОВАЛЕНКО ВАЛЕРИЙ ФИЛИППОВИЧ, АЛЕКСЕЕВ АНАТОЛИЙ АЛЕКСАНДРОВИЧ, АЛЯБИН ГЕРМАН МИХАЙЛОВИЧ, ГЛАЗОВ СТАНИСЛАВ СЕРГЕЕВИЧ, ЖОДЗИШСКИЙ МАРК ИСААКОВИЧ

МПК / Метки

МПК: H04L 7/08

Метки: синхронизации

Опубликовано: 23.10.1980

Код ссылки

<a href="https://patents.su/4-773944-ustrojjstvo-sinkhronizacii.html" target="_blank" rel="follow" title="База патентов СССР">Устройство синхронизации</a>

Похожие патенты