Матричное запоминающее устройство

О П И С А Н И Е 744724ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СчетскмкСоциалистмчеснкюРеспублик 4 г,(61) Дополнительное к авт. свид-ву -Опубликовано 30.06.80. Бюллетень 24Дата опубликования описания 05.07.80 но делам изобретений н открытий. Изобретение относится к полупроводниковым запоминающим устройствам,Известна .матрица элементов памяти, выполненная на основе инжекционного элемента памяти.Известный элемент памяти содержит бистабильную ячейку, образованную двумя и-р-п транзисторами и двухколлекторным р-и-р транзистором, Для записи-считывания информации служат дополнительные (вторые) коллекторы и-р-и транзисторов, подключенные к разрядным шинам 1). 1 оНедостатком матрицы, выполненной на основе описанного элемента памяти, является необходимость введения изоляции между отдельными строками матрицы; что связано с недопустимостью электрической связи между ними и что значительно усложняет15 технологию изготовления больших интегральных схем памяти, содержащей эту матрицу.Известна также матрица инжекционных элементов памяти, которая может бьггь из- . готовлена беэ изоляции отдельных строк или щ рядов. )2).Однако базовый элемент памяти данной матрицы солержит большое число дополнительных логических иижекционных вентилей 2для выборки элемента памяти .в матрице и для управления им при заигтси и считывании информации, Это существейно увеличивает площадь элементов. памяти и матрицы в целом и снижает ее быстродействие при считывании и записи.Наиболее близким техническим решением . являетея. полупроводниковое интегральное запоминающее устройство, содержащее элементы памяти, адресные шины и разрядные . шины записи и считывания, Каждый элемент памяти содержит бистабильную ячейку, образованную первым и вторым и.-р-п транзисторами с иерехрестно связанными базами и коллекторами и двухколлекторным третьим транзистором р- п. р типа. Первый транзистор п-р-и типа имеет дополнительный коллектор для считывания информации. Эмиттер третьего р-и-р транзистора подклю. чен к словарной шине, а коллекторы - к ба. зам первого и второго транзисторов соответственно. Для записи информации служат четвертый и пятый транзисторы р.п-р типа, эмиттеры которых иодклк 1 чевы к разрялным шинам, а коллекторы к базам ие рного и второго транзисторов. 11 ятый 1. и- р транзисторр имеет дополнительный кол.п к 1 ор, со.744724 3едицец 11 ый со вторь 1 м коллектором первого п-р-п транзистора. К этой же точке подключен коллектор шестого п-р-п транзистора, база которого подключена к словарной шине, Точка объедйпения коллекторов подсоединена к базе выходного седьмого п-р-п тран- з зистора считывания, коллектор которого подключен к разрядной шине считывания. Базы всех р-п-р транзисторов и эмиттеры всех и-р-п транзисторов соединены с общей точкой. В режиме хранения все р-и-р транзисторы элемента памяти открыты и бистабильная ячейка находится в одном иэ двух устойчивых состоянийВыборка строки матрицы производится снижением потенциала адресной шины и выключением третьего тран- . зистора. При записи, одновременно с сигналом выборки, выключается один из р-п-р транзисторов записи, а считывание осуществ- ляется при подаче сигнала выборки. При этом закрывается шестой п-р-п транзистор и снимается запрещающий сигнал с базы тору шестого транзисторов, эмиттер шестого транзистора соединен с шиной питания, эмит О тер седьмого транзистора соединен с шиной разрешения считывания, коллектор седьмого транзистора соединен с базой восьмого транзистора, коллектор девятого транзиссодержит бистабильную ячейку, образован 26 ную, например, п-р-и транзисторами 3 и 4; и р-п-р транзистором 5, Цепи записи элемента 2 памяти образованы, например, р-п-р транзисторами 6 и 7,База и коллектор транзистора 4 соединены соответственно с одним из коллекторов и базой транзистора 3, второй коллектор транзистора 3 соединей с информационной шиной 8. Первый и второй коллекторы р-п-р транзистора 5 соединены соответственно с коллекторами п-р-и транзисторов 3 и 4 и зе р-и р транзисторов 7 и 6. Базы р-и-р транзисторов 5, 6, 7 и эмиттеры п-р-п транзисторов 3 и 4 соединены вместе и подключены к шине 9 нулевого потенциала, Эмиттер р-п-р транзистора 5 подключен к адресной шине 10, а эмиттеры р-п-р транзисторов 6 и 7 подключены соответственно к разряд- ным шинам 1 и 12. Элементы 2 памяти каждого столбца одной группы 1 подключены к усилителю. 13 считывания, состоящему, например, иэ и-р-п транзисторов 14 и 15 и р-и-р транзисторов 16 и 17, причем: эмиттеры и-р-п транзисторов 14 и 15 и п-базы р-и-р транзисторов 16 и 17 соединены вместе и подключены к шине 9, эмиттер питания, эмиттер р-п-р транзистора 17 подф ключен к шине 19 разрешения считывания,коллекторы транзисторов 15, 16 и база транмежду элементами 2 памяти, подключенны-. Б мй к шине 10. Коллекторцые токи транзистора 5 в первом приближении равны, повыходного транзистора, что приводит к его включению и снижению потенциала разрядной шины считывания .до уровня логического О, в случаеесли элемент памяти хранит его, т, е. если открыт второй п-р-п транзистор.Недостатками матрицы подобных элементов памяти являются введение для считывания информации двух инверторов на п-р.н транзисторах, что вызывает заметное возрастание мощности. потребления, невысокое быстродействие при считывании информации, которое объясняется тем, что относительно большая паразитная емкость шины считывания перезаряжается с помощью ин. вертора на выходном п-р-п транзисторе, базовый ток которого невелик (часть тока хранения).Цель изобретения - повышение ее бйстродействия при считывании информации и уменьшение рассеиваемой мощности. Указанная цель достигается тем, что вматричное запоминающее устройство, Содержащее группы ячеек памяти, каждая иэ которых выполиена на пяти транзисторах, первый и второй иэ которых соединены по триггерной схеме, коллектор третьего и первый коллектор четвертого транзисторов соединены с коллекторомпервого трайзистора, второй коллектор четвертого и коллектор пятого транзисторов соединены с коллектором второго транзистора, эмиттеры первого и второго транзисторов соединены с шиной нулевого потенциала и базами четвертого и. пятого транзисторов, эмиттер третьего транэистора соединен с первой разрядной шиной; эмиттер четвертого транзистора подключен к адресной шине, эмиттер пятого транзистора подсоединен ко второй разрядной шине, усилители считывания, каждый из которых " выполнен на четырех транзисторах, базышестого и седьмого из которых подключены к шине нулевого потенциала и эмиттеру восьмого транзистора. эмиттер девятого транзистора соединен с базой шестого транзистора, информационную шину, шину питания, шину разрешения считывания и шину счить 1 вания, в нем вторые коллекторы первых транзисторов каждой группы ячеек памяти подключены к информациоцной шине, к коллектору восьмого, базе девятого и коллектара соединен с шиной считывания.На чертеже представлена электрическаясхема устройстваМатричное запоминающее устройство разбито на группы ячеек памяти 1, по четыре строки в каждой. группе, Элемент 2 памяти р-п-р транзистора 6 подключен к шине 18 зистора 4 соединены вместе и подключенык шине 8, а коллектор транзистора 14 подключен к шине 20 считывания.. Устройство работает следущим образом. В режиме хранения в адресную шину 10поступает ток отисточника питания (на чертеже не показан), который распределяется этому элемент 2 памяти может находиться в любом состоянии О или 1, если коэф.После снятия сигналов выборки (или антивыборки) информация, хранимая ранеединен с шиной питания, эмиттер седьмого транзистора соединен с шиной разрешения 5бфициенты усиления тока транзисторов 3 и"4 в полувыбраиных элементах 2 памяти,вос(,Вм А 1,) превышают единицу, станавливается благодаря запоминанию наВ усилителях 13 считывания (транзнс- паразитных емкостях.торы 4, 15, 16, 17) оба р п-р гранзистора 16 и 17 открйты, поэтому п-р-и трап- Достоинствами предлагаемой матрицы явзистор 15 открыт и насьпцен, а транзистор лЯютсЯ, во-пеРвых, меньшал плошаль, за закрыт, Это приводит к тому, что на ши- нимаемаЯ на кРисталле, посколькУ в ней нах 20 считывания поддерживаются уровни лва инвертора (транзисторы) обслуживают логической 1 с помошью внешних схем четыре элемента памяти; во-вторых, умень(на черт. не показаны), шение потребления мощности в элементахВыборка строк в матрице произ.одится амЯти Допо нительнаЯ эко омиЯ мощностиснижением потенциала шины 10 до уровня 1 о в матрице в режиме хранения достигается логического О. благодаря вь 1 ключенному состоянию транВ режиме хранения потенциалы разряд- зисторов записи; сокращение времени переных шнн 1 и 12 записи равны логического зарядки паразитной емкости шины считы, поэтому транзисторы записи 6 и 7 вання, так как сама эта емкость оказывазакрыты, что позволяет уменыпить потреб. ется меньцге в четыре раза, а входной ток ление мощности в элементах памяти 2 в ре-инвертора (транзистор), осуществляющего жиме хранения; перезарядку этой емкости, может быть больдля записи. информации, одновременно ше, чем в известном устРойстве. Это обесс импульсом выборки в соответствующую печивает поВышение быстродействия матриРазрядную шину записи, например, в шину цы при считывании, Все элементы матрицы 1 устройства, подается импульс тока, что а выполяются на кристалле без изоляции, приводит к переключению бистабильной ячей посколькУ базы всех р-п-р транзисторов и ки выбранного элемента памяти 2 Это при. эмиттеры и-р-и транзисторов подключены к водит к тому, что на шинах считывания 20поддерживаются уровни логической 1 спомощью внешних схем (на чертеже не показаны). 25 Формула изобретенияВыборка строки в матрице производитсяснижением потенциала шины 10 до уровня . МатРичное запоминающее устройство, сологическогоО. держащее группы ячеек памяти, каждая изБ режиме хранения потенциалы на раз- котоРых выполнена на пяти транзисторах, рядных шинах 1 и 12 равны логической первый и второй из которых соединены по30нО, поэтому транзисторы 6 и 7 записи за триггернои схеме, коллектор третьего и перкрыты, что позволяет уменьшить потребле- вый коллектор четвертого транзисторов соение мощности в элементах памяти 2 в ре- динены с коллектором первого транзистора, жиме хранения . второй коллектор четвертого и коллекторДля записи информации одновременно пятого тРанзисторов соединены с коллектос импульсом выборки в соэтветствующую з Ром втоРого транзистора, эмиттеры первого разрядную шину записи, например в шину 1 и втоРого транзисторов соединены с шиной матрицы, подается импульс тока, что йри улевого потенциала и базами четвертого водит к переключению бистабильной ячей. и пятого транзисторов; эмиттер третьего ки выбранного элемента 2 памяти. тРанзистора соединен с первой разряднойДля считывания информации необходимо шиной, эмиттер четвертого транзистора подв .трех невыбранных строках соответствую 4 в ключен к адресной шине, эмиттер пятогощей группы 1 мат ицы снизить нап яже- тРанзистоРа подсоединен ко втоРой РазРЯдние на шинах 1 д и"и этом в вы нн ю ной шине, Усилители считываниЯ, каждый шину 10 ток хранения по-прежнему пост - из котоРых выполнен на четырех транзнстопает, Одновременно потенциал шины 19 раз- Рак, базы шестого и седьмого из которых решения считывания данной группысни . подключены к шине нулевого потенциалаи эмиттеру восьмого транзистора; эмиттержается до уровня логическогоО, что нриводит к выключению транзисторов 17 и 5, левЯтого транзистора соелинен с базон шес-что, в свою очередь, снимает блокировку того тРанзистоРа, инфоР ационнУю шинУ; инвертора на транзисторах 14 и 6. Состоя- шинУ питаниЯ,. шинУ РазРешениЯ считывание транзистора 14 определяется по нциа- ния и шину считывания, отличаюиееся тем,определяется потенциалом на шине 8 который в свою о е-едьо что, с.целью повышения быстродействия уст,определяется состоянием транзистора З. Роиства при считывании информации иуменьшения рассеиваемой мощности, в немСледовательно, в зависимости от того, вторые коллекторы первых транзисторов каж, какую информацию хранит элемент 2 памяти . лой группы ячеек памяти подключены к инвыбранной строки ( или О), потенциал формационной шине, к коллектору восьмошины 8 соответствует логическим 1го, базе девятого и коллектору шестого транили О, зисторов, эмиттер шестого транзистора сое.744724 считывания, коллектор седьмого транзистора соединен с базой восьмого транзистора, коллектор девятого транзистора соединен с шиной считывания,Источники информации,принятые во внимание прн экспертизе 5 ю У 2 А. Во рнчда ктор А. Долин ичк аз 8824/18. ШИИПИ Госпо леламМосква,П Пат 1. Патент СШЛ3643235,кл. 340 - 173, опублнк. 1974.2, Патент Франции2138905,кл. Н О 1 1. 19/ОО, опублик, 1974.3. Патент США3986178,кл. 340 в 173, опубляк, 1976 (прототип),дь ронинШуф Корректор М. ЛеПолписиоекомитета СССРи открытийшская наб., л, 45рол, ул. Проектная, 4