Многоканальный аналого-цифровой преобразователь

и и 1 лД и и Я ЗОБРЕТИГЙЯ Союз СоветскиСоциалистическиРеспублик 1)726664 Ф(23) Пр тетвам изобретенийн открытий Опубликовано 05 опублико Авторыобретен и. Е. Бородянский и Ю гозов 1 ) 3 ан ви тел ь внрогский радиот овация, к второ- линию задержки блока сравнения, о подсоединен сока эталонов, а выкоторого чн первый входу кот у входурисоединвторому од бл ввниязрядн ответствуюход блокадом следу и 4 сумми шегосоедине ого блок 4) МНОГОКАНАЛЬНЫИ Изобретение относится к вычислите ной технике,Известен многоканальный анвлого-цифровой преобразователь, содержащий блокиэталонов, ключи, блоки суммирования, компвраторы, шифратор двоичного кода, дешифратор, блоки эталонов через ключи, цифровые входы которых соединены черезтриггеры с выходами временного распределителя, подключены каждый к соответствующему блоку суммирования, а выходыблоков суммирования соединены с компараторвми, выходы которых соединены сшифратором двоичного. кода и с дешифратором, выходы которого подсоединены куправляющим входам ключей, через которые блоки эталонов соединены с каждымиз блоков суммирования 1.Основнтм недостатком устройства является неэффективное использование оборудования,Известен многоканальный аналого-цифровой преобрязоглтель, содержащий блоктвлоюн, выход ко 1 орого соединен с бло 7 (21) 2525189/18-2ки,%04,80, Бюллетень1нин описания 07,04.80 ский институт имени В. Д. Калмыко АЛОГО-ЦИфРОВОИ ПРЕОБРАЗОВАТЕЛЬ 2ком коммутации, регистр результата, устройство управления и Й разрядных блоков, каждый иэ которых включает в себяблок сравнения, блок суммирования, Й линий задержки, формирующих разряды результата преобразования от первого до Й -го разряда, Й -канальный коммутатор, выход которого подсоединен к входу первого разрядного блока, формирующего первый разряд кода результата, выход последнего - к входу второго разрядного блока, и так далее, в выход (Й -1)-го разрядного блока подключен к входу М -го разрядного блока, в каждом разрядном блоке, выход блока сравнения подсоединен к регистру результата и к блоку коммутации, выход которого подсоединен к первому входу блока суммир3 7266Недостатком устройстве является наличие коммутатора . линии задержки, которые знвчительпо снижают точность преобразования.Целью изобретения является повышениеточности результата преобразования.Для этого в многоканальный аналогоцифровой преобразоветель, содержащийблок управления, Н блоков сравнения,И регистров результата, блок коммутвции, блоки суммирования, введены Й двухтактных запоминающих устройств и Исчетных триггеров, причем счетные входысчетных триггеров соединены с выходамисоответствующих блоков сравнения, в выходы счетных триггеров соединены с управляющими входами соответствующйхдвухтактных запоминающих устройств, выходы которых соединены свторыми вхо-,дами соответствующих блоков суммирования, выходы которых соединены с входамисоответствующих двухтвктных запоминающих устройств, в входы счетных триггеров соединены с вторыми входами регистров результата и с вторым выходом блокауправления,Структурная электрическая схема устройства приведена на чертеже,Устройство содержит Й регистров 1результата, Й счетных триггеров .-, М930блоков 3 сравнения И двухтактных запоминающих устройств 4, Й блоков 5суммирования, блок 6 эталонов, блок 7коммутации эталонов, блок 8 управления.Первые входы регистров 1 и счетныевходы счетных триггеров 2 соединены ссоответствующими выходами блоков 3, кпервым входам которых подсоединены шинысоответствующих входйых источников40сигналов, а к второму входу. - соответствующие входы двухтактных запоминающихустройств 4 и выходы блоков 5, выходысчетных триггеров 2 подсоединены к управляющим входам соответствующих .двухтактных запоминающих устройств 4.45Устройство реализует алгоритм поразрядного кодирования по каждому из каналов. В регистрах 1 каждого канала формируется код в соответствии с"выражениемИоф.( 2 э" мув иа выходах соответствующих двухтактных запоминающих устройств 4 в конце55процесса преобразования устанавливается аналоговый эквивалент, равныйЭт эт 1 с - эт 1- 1) сс " эта ос.,2.) 64гдеОс (Х4 2 " к " с; выходныесигналы блока 3 на нервом, втором и последующих тактах,Работа устройства осуществляется следующим образом,В начальный момент времени блок 8устанавливает счетные триггеры 2 в исходное состояние, при этом ключи двухтактвных запоминающих устройств 4 принимаюттакое состояние, что на их выходах присутствует нулевой потенциал, На первомтакте кодирования блок 8 подключает через блок 7 коммутации эталонов весстаршего-го эталоне блока 6 к первому входу блока 5, С выхода блоке 5 сигнал поступает нв второй вход блока 3 ивход двухтактного запоминающего устройства 4, В случае, если не выходе блокасравнения 3 появится единичный сигнал,он одновременно запишется в регистр 1и перебросит по счетному входу счетныйтриггер 2,. переводя двухтактное запоминающее устройство 4 в режим хранениясуммы, полученной на первом запоминающем элементе, двухтактного запоминающего устройства 4, отслеживввшем нвпервом такте измененияза выходным сигналом блока 5. В случае, если на выходеблока 3 появится нулевой сигнал, счетныйтриггер 2 не изменит своего первоначаль-.ного состояния, тем самым оставляя напервом входе блока 5 нулевой потенциал,На втором;такте кодирования к первомувходу блока 5 подается следующий (-1)-йэталон. При подключении к первому входублока 5 ( -1)-го эталоне он суммируется с выходным сигналом двухтактного запоминающего устройства 4, значение которого равно весу старшего ) -го эталона, если на первом такте кодирования навыходе блока 3 был единичный сигнал,или нулевому потенциалу, если на выходеблока 3 был нулевой потенциал, С выходаблока 5 суммирующий сигнал поступаетна вход блоков 3 и устройств 4, и посигналу с блоке 3 устройство 4 либо изменит свое состояние, либо нет.С подключением ). -го эталона к второму каналу устройства кодирование производится аналогично случаю подключенияЭстаршего разряда эталонного сигналак первому каналу устройства на первомтакте кодирования, Не третьем такте ко/.дирования на первые входы трех блоков5 соответственно подаются ( ф -2 )-й,( -1)-й, 1 -й эталонные напряжения.На втором входе сумматоре первого блокеформируется напряжение, равное сумме;/ блоков срввнения, к входам которыхподсоединены выходы соответствующихблоков суммирования, М регистров резуль-тата, к первым входвм которых подсоединены выходы соответствующих блоковсравнения, блок эталонов, выход которогочерез блок коммутвции эталонов соединенс первыми входами соответствующих блоков суммироввния, в управляющий входблока коммутации эталонов соединен спервым выходом блока управления, о т -л и ч в ю щ и й с я тем, что, с цельюповышения точности результата преобразования, в него введены Й двухтактныхзапоминающих устройств и .Й счетныхтриггеров, причем счетные входы счетныхтриггеров соединены с выходами соответствующих блоков сравнения, а выходысчетных триггеров соединены с управляющими входами соответствующих двухтвктных запоминающих устройств, выходы которых соединены с вторыми входами соответствующих блоков суммирования, выходыкоторых соединены с входами соответсьвуюаих двухтактных запоминающих устройств, в входы счетных триггеров соединены с вторыми входами регистров результатв и вторым выходом блока управлен ия.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР200872, кл. Н 04 - 23/00, 1966,2. Гитис Э. И. Преобразователи информации для электронных цифровых вычислительных устройств, МЭнергияф, 1978,с. 416,формула изобретения35 Многоканальный аналого-циФровой преобрвзоввтель, содержащий блок управления,5 72666Ц +Оэта,ф, эт о, где М и ос приа1нимвют значение 0 или 1 в зависимостиот состояния блока 3 нв 1-м и 2-м тактах соответственно. По второму и третьему квнвлвм кодироввние осуществляется 5.также, квк по первому, соответственнонв втором и первом тактах кодирования,Таким образом, в процессе кодироввнияэталонные нвпряжения грубой шкалы склвдываются с эталонными напряжениями бо- Олее точной шкалы и звпоминвются в двух.тактном запоминающем устройстве 4 навсе время .преобразования входного сигнала, причем каждое из эталонных напряже. ний участвует в преобрвзоввнии сигналапо каждому каналу устройства в течениеодного такта. Следоввтельно нв ) -мтвкте кодироввния нв выходе первого канала устройства формируется код результата преобразования, нв втором каналевыходной код будет сформироввн на ( ++1)-м такте, а нв-м квнале код будет получен нв ( + 1 )-м такте преобразования,Устройство позволяет значительно повысить точность преобразования путем замены линии задержки на двухтактные запоминающие устройства, отказа от использования коммутатора и обеспечения воэможности синхронизации моментов считы 30ввния результатов преобрвзованиКТираж 095дарственного ком обретений и откр , Ж, Раущск Фплппл Г 111 Г "дтент, г, Ужгород, ул. Проектцая, 1 каз 672/41 И 11 ИИПИ Г по дедал цз Л 130 35 Москва