Устройство для определения центров последовательных временных меток

ОП ИСАНИЕИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДИТВЛЬСТВУ Союз Соаетскмх Соцмалнстмцескмх Республик(23) Приоритет Гасударственный наветет СССР аа делам нэааретенн н открытейлетень 14 К 621,317 61 (088.8) Опубликован Дата опубли 5.04.79 ания описания 18.04,7 72) Автор изобретения М.ТафепьИзобретеой технике ие относит я к измеритепьено для опрепреднвзнов послед депения це менных ме ватепьных вречесКих процеспри цик Известн центров пос ток, содерж триггеры и Однако эдостаточ ью о устройство дня опредепенияпедоватепьных временных меашее дифференцируюшую цепь, интеграторы 1.то устройство обладает неточностью и момехозащишенИзвестно также устройство дпя определения центров поспедовательных времен ных меток, содержащее двв дифференцивтора, два триггера и двв интегратора, при этом начвпьные выходные уровни и направление интегрирования интеграторов противоположны, В момент совпадения выходных уровней обоих интеграторов устройство генерирует импупьный сигнад, соответствукхций середин входного импупьса (точнее, задержанный нв Д,Я ОПРЕД,ЕЛЕНИ ЦЕНТРОЛЬНЫХ ВРЕМЕННЫХ МЕТО2 некоторое постоянное время относитепьно середины входного импульса) 22,.Однако это устройство позволяет. попучить достоверную информацию оцентре входного сигнапа топько сима метричной формы. При нарушении симметрии.точность информации о центре уменьшается пропорционально возрастаниюосимметрии, поскоиьку при этом смещается центр тяжести импупьса, явпяюшийсятВ достоверным носитепем информации, спедоватецьно этсму устройству свойственнаметодическая погрешность. Кроме того,это устройство имеет низкую помехозащищенность, поскольку на входе произИ водится дифференцирование сигнала, прикотором возможны пожные срабатыванияустройства.Бень изобретения - повышение точности и помехозвщишенности,Это достигается тем, что в устройство дпя определения центров поспедоватепьных временных меток, содержащее входной компврвтор и интеграТор,входы которых соединены с входамиустройства, триггер управления, первыйвход которого соединен с первым выхо: домвход ного компаратора, триггер задержки и три выход ных компаратора, первые входы которых соединены с выходом интегратора, попопнитепьно введены тактовый генератор, входы которого соединены с выходами сбсих триггеров, регистрсдвига, вкпюченный между триггером 1 Оуправления и триггером запержки, второйвход которого подключен к выходу тактового генератора и второму входу триггера задержки, а также три элемента И,распределитель, депитепь напряжения итри элемента памяти, первые входы которых сое динены с выходом де дите пя напряжения, вторые входы - с выходомпервого зпемента И и входом распределителя, а выходы - с вторыми входами Осоответствуюших выходных компараторов,третьи входы которых связаны с выходами распредепитепя, при этом первыйвход первого элемента И связан с первым выходом триггера задержки, а второй вход - с входом последнего, первыйвход второго зпемента И - со входомрегистра сдвига, второй вход - с вторымвыходом триггера задрежки, а выход второго элемента И - с вторым входом инЗОтегратора, своим выходом связанного свходом депителя напряжения, входы жетретьего элемента И соединены с выходомтактового генератора и вторым выходомвходного компаратора, а выход третьегозпемента И - с вторым входом триггера управпения.На .фиг. 1 препставпена функциональная схема предпагаемого устройства дпяопредепения центров поспедоватепьных40временных меток; на фиг, 2 - временныедиаграммы, поясняющие работу данногоустройства.Это устройство содержит входнойкомпаратор 1 и интегратор 2, входы ко 45торых соединены со вхопами устройства,триггер управления 3, первый вход которого соединен с первым выходом входного хомпаратора 1, триггер задержки 4и три выходных компаратора 5, 6. и 7 аМпервые входы которых соединены с выходом интегратора 2. Кроме того, устройство содержит тактовый генератор 8,сго входы соединены с выходами обоих53триггеров управпения 3 и 4 регистрсдвига 9, включенный. между триггеромуправпения 3 и триггером задержки 4,второй вхоп которого попкпючен к выходу тактового генератора 8 и второмувходу триггера задержки 4, а также триэпемента И 1 О, 1и 12, распреде%итель 13, делитель напряжения 14 и тризпемента памяти 15, 16 и 17, первыевходы которых соединены с выходом пепитепя напряжения 14, вторые входы - свыходом первого эпемента И 10 и входомраспределитепя 13, а выходы - со вторыми входами соответствуюших выходныхкомпараторов 5, 6 и 7, третьи входыМЬторых связаны с выходами распредепитепя 13. Первый вход первого элемента И 10 связан с первым выходомтриггера задержки 4, а второй вход -с вхопом триггера задержки 4. Первыйвход второго эпемента И 11 соединенс входом регистра сдвига 9, второйвход - со вторым выходом триггера задержки 4, а выход второго элемента. И11 - со вторым входом интегратора 2,своим выходом связанного с входомдепитепя напряжения 14. Входы третьего зпемента И 12 соединены с выходомтактового генератора 8 и вторым выходом входного компаратора 1, а выходтретьего эпемента И - со вторым входотриггера управпения 3,Данное устройство работает спецуюшим образом.Из входных меток (фиг. 2,а) компаратор 1 на уровне отсечки ( (3 отс формируются бинарные сигналы (фиг.2,б),В исходном состоянии при отсутствии меток единичный сигнап с инверсного выхода компаратора 1 разрешает прохождение через элемент И 12 сигналов тактового генератора 8 (фиг. 2, в), устанавпиваюших в нулевое состояние триггер управления 3. Единичный сигнап с инверсного выхода триггера управления 3 удерживает в нупевом состоянии регистр сдвига 9, при этом триггер задержки 4 тактирующими сигнапами (фиг.2, в) так-ь тового генератора 8 устанавливается в единичное состояние. С выхода эпемента И 11 на вход обнуления интегратора 2 поступает единичный сигнал(фиг. 2, ж), удерживающий интегратор 2 в нупевом состоянии. На выходе эпемента И 10 присутствует нулевой сигнал (фиг. 2, з), бпагодаря чему элементы памяти 15, 16 и 17 находятся в режиме хранения опорных уровней, Выходные компараторы 5, 6 и 7 закрыты нунееым уровнем, поступающим с выхода инте затора 2 (фнг. 2, н).При появлении на входе устройства сигнала, превышающего уровень О,срабатывает компаратор 1, при этом триггер управления 3 переводится в единичное состояние, Поскольку с прямоговыхода триггера задержки 4 на вход разрешения синхронизации: тактового генератора 8 поступает единичный потенциал (фиг. 2,в ), то тактовый генератор 8 синхронизируется положительным фрон О том сигнала (фиг. 2, г) с выхода триггера управленя 3, С входа обнуления регистра сдвига 9 исчезает единичный сигнал, и единичный уровень, присутствующий на свободном информационном 15 входе регистра сдвига 9, под действием тактируюших сигнапов тактового генератора 8 начинает сдвигаться к выходу регистра сдвига 9, Одновременно сигналы тактового генератора 8 поступают 20 яа вкод эпемента И 12.Если сигнал на входе устройства ложный , то его длительность заведомо меньше периода (Тг ) сигналов тактового генератора 8. В этом спучае первый сигнал синхронизированного тактового генератора 8, поступающий через время Тг, проходит через эпемент И 12 и возвращает триггер управления 3 и все устройство .в исходное состояниеИЕсли сигнал метки истинный то его длительность по условию превышает П Тг, где и - разрядность регистра сдвига 9. В этом случае через и тактов на инверсном выходе регистра сдвига 9 появляется нулевой сигнал (фиг, 2, и), который на ( И + 1)-ом такте переписывается вФтриггер задержки 4 (в диаграммах на фиг. 2 Р =2). Первый тактовый сигнал, пришедший после исчезновения метки ( 1 -ый такт), при помоди элемента И 12 возвращает в исходное нулевое состояние триггер управления 3, спедоватепьно, регистр сдвига 9. Следующий 1 +1)-ый45 тактовый сигнал переводит в исходное состояние триггер задержки 4. Сигнап обнуления интегратора 2 отсутствует от момента появления входной метки ( 1+1)-го такта. В это время происходитЮ интегрирование входной метки и опредепение ее центра тяжести. Запись половины интетрала напряжения входной метки производится в выбранный распрепепитепем 13 элемент памяти 15, 16 ипи 1755 на интервале между 1-ым и (+1)-ым тактами. Поскоцьку процесс опрепепения центров меток циклический, то в данном устройстве половины интегралов напряжений для каждой метки, записанные в элементы памяти 15, 16 ипи 17 в каждом цикле, служат опорными напряжениями пля выходных компараторов 5, 6 ипи 7 в следуюшем цикпе, В зоне появления какой-пибо метки срабатывает только один выходной компаратор 5, 6 ипи 7, выбранный распределителем 13 по входу идентификации (совместно с соответствующим элементом памяти). Сигналы (фиг,2, к), появляющиеся на выходах выходных компараторов 5, 6 или 7, являются выходными сигналами устройстваНа ( 1+ 1)-ом такте происходит изменение состояния распределителя 13, после чего устройство готово к обработке спепуюшей метки.Величина Т . выбирается заведомо большей возможного времени дребезга входного компаратора 1 на фронтах меток, что обеспечивает бессбойную работу устройства и практическую нечувствительность к помехам.Выходные метки разнесены не только во времени, но и в пространстве, что создает дополнительные преимушества при дайпьнейшей обработке.В случае необходимости выходные метки могут быть совмещены в пространстве путем объединения по схеме ИЛИ.В данном устройстве рассмотрен случай, когда копичество Меток в циклесравно трем, поэтому и количество элементовпамяти и выходных компараторов равно трем. В общем спучае количество эпементов памяти и выходных хомпараторов равно количеству меток в цикле.В данном устройстве при условии идентичности меток от цикла к циклу отсутствует методическая погрешность определения центров тяжести меток.над уровнем отсечки независимо от их формы.Форму па изобретени яУстройство дпя определения центров последовательных временных меток, содержащее входной компаратор и интегратор, входы которых соединены со входами устройства, триггер управления, первый вход которого соединен с первым выходом входного компаратора, триггер задержки и три выходных компаратора, первые входы которых соединены с выходом интегратора, о т и и ч а ю ш е е - с я тем, что, с цепью повышения точности и помехозашишенности, в него дополнительно введены тактовый ге оператор, вхь.) 57 402 7 Риказ 1793/46 краж 5 Подписи ИИПИ и. Проектная, 4 глиал ППП "Патент, г, Ужго пы которого соединены с выходами обоих триггеров, регистр сдвига, вкпючеццый между триггером управления и триггером задержки, второй вход которого подключен к выходу тактового генератора и второму входу триггера задержки, а также три элемента И, распрепепитепь, депитель напряжения и три эпемента памяти, первые входы которых соединены с выходом депитепя напряжения, вторые входы - с выходом первого элемента И и входом респредепитепя, а выходы - с вторыми входами ооответствуюгпих выходных компараторов, третьи входы которых связаны с выходами распределителя, при этом первый вход первого эпемецта И связан с первым выходом триггера задержки, а второй вход - со входом пос- Вкод лепного, первый вход втгрсг эпомецтясо входом регистра спвпгя, вторй вхгдс вторым выходом триггера задержки, авыход второго элементе- с вторым 5 входом интегратора, своим выходом связанного с входом депитепя напряжения,входы же третьего эпемецта И соединены с выходом тактового генератора и вторым выходом входного компаратора, а О выход третьего элемента И, - с вторымвходом триггера управпения. Источники информации, принятые вовнимание при экспертизе5 1. Патент франции М 1369495,кл. 604 Г, 1970,2. Патент Японии Хо 48-31266,кп, 01, 1973,