Арифметическое устройство цифрового вычислителя для самонастраивающихся систем автоматического управления

1 ч 642677 Союз Соевтсва Социалистических Реепубпнн(51 0 5 2 судерстеениый комет ссср . ео делам изобретеиий и открытий(72) Авторы изобретения меран,Московский ордена Лен меня Серго Орджоникидзе имени Орджинв авиационный институти Уфимский авиационный инст 71) Заявители ни(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ЦИФРОВОГО ВЫЧИСЛИТЕЛЯ ДЛЯ САМОНАСТРАИВАКРЛИХСЯ СИСТЕМ АВТОМАТИЧЕСКОГО УПРАВЛЕНИЯИзобретение относится к вычислительной технике.Известно арифметическое устройство для обработки больших массивов информации в реальном времени, в состав которого входят несколько связанных между собой уровней камеры и блоков обработки, соединенных с отдельными блоками управления 1.Однако это устройство не может быть использовано для работы в специализированных системах, в которых определяется текущая импульсная переходная функция (ИПФ) системы и сравнивается с требуемой ИПФ, затем в функции этого разностного сигнала формируется сигнал самонастройки, воздействующий на параметры регулятора системы с целью приближения текущей ИПФ к требуемой ИПФ системы управления.Из известных устройств наиболее близким по технической сущности к предложенному изобретению является устройство, которое содержит узлы умножения и применяется в составе системы, включающей преоб разователь аналог-код, запоминающий блок, преобразователь код-аналог, управляющие входы которых соединены с выходом блока управления, причем вход системы соединен с выходом датчика управляемой координаты системы, а выход подключен к блоку постройки параметров регулятора 2.Недостатком известного. арифметического устройства является малая скорость вы. деления сигнала самонастройки, обусловлен. ная функциональной схемой. Алгоритм его работы основан на решении интегрального уравнения Винера-Хопфа. Устройства, реализующие алгоритм решения этого уравне-ния, дают низкую точность, что связано с некорректностью задач данного типа.Целью изобретения является увеличение быстродействия и точности выделения сиг. нала самонастройки при наличии помех,Поставленная цель достигается тем, что устройство содержит блок возведения в квадрат, выход которого соединен со входом сумматора, и блоки выделения составляющих ошибки, каждый из которых вклюи ает накапливающий сумматор, формирователь дополнительных кодов, первый вход которого соединен с выходом узла умножения, выход подключен к первому входу накапливающего сумматора, выход которого соединен с выходом блока выделения составляющих ошибки и с соответствующим входом блока возведения в квадрат, первый информационный вход каждого блока выделения составляющих ошибки соединен с первым информационным входом устройства, с первым входом узла умножения и со втдрыми входами формирователя дополнительных кодов и накапливающего сумматора, второй информационный вход - соединен со вторым информационным входом устройства, вторым входом узла умножения и третьим входом формирователя дополнительных кодов, управляющие входы - соединены с соответствующими управляющими входами устройства и подключены к управляющим входам узла умножения и накапливающего сумматора, информационный выход устройства соединен с выходом сумматора, управляющие входы которого и управляющие входы блока возведения в квадрат подключены к соответствующим управляющим входам устройства.На фиг. 1 представлена блок-схема системы, в составе которой используется изобретение; на фиг. 2 изображена схема арифметического устройства; на фиг, 3 показан пример реализации блока управления для формирования сигналов, управляющих арифметическим устройством и составными частями системы.В состав схемы, изображенной на фиг. 1, . входят; преобразователь аналог-код 1, арифметическое устройство 2, вход которого соединен с выходом запоминающего устройства 3 и преобразователя код-аналог 4. Управляющие входы вышеперечисленных блоков, включая и запоминающее устройство 3, соединены с выходом блока 5 управленич, причем вход преобразователя 1 соединен с выходом датчика 6 .управляемой координаты системы, а выход преобразователя 4 подсоединен ко входу блока 7 подстройки параметров регулятора системы, Кроме того и блок,схему .системы входят система 8 арифметического управления, генератор 9. Цифрой 10 обозначен входсистемы, Арифметическое устройство 2 (фиг. 2) состоит из идентичных блоков 11 выделения составляющих ошибки, содержащих узлы 12 умножения, каждый из которых включает регистр 13 множителя, регистр 14 множимого, сумматор 15, элемент И 16; формирователь 17 дополнительных кодов; накапЛивающий сумматор 18, В состав устройства входят также блок 19 возведения в квадрат и сумматор 20.Блок9 включает регистр 21 множителя, регистр 22 множимого, сумматор 23,.элемент И 24.Цифрами 25 - :39 обозначены входы уст.ройства,Блок 5 управления (фиг, 3) включает в себя последовательно соединенные генера.тор тактовых импульсов (ГТИ) 40, сдвигающий регистр 41, содержащий пятнадцать ячеек 41-+41-15, распределитель импульсов 42, вход которого соединен с выходом ячейки 41-9 сдвигающего регистра 41, а выходы распределителя импульсов 42 подсоединяются ко входам 32 арифметического устройства 2 (фиг. 2). Причем выходы ячеек 41-2, 41-6, 41-8, 41-9, 41-О, 41-11, 41.12, 41-14, 41-15 сдвигающего регистра 41 подсоединяются ко входам арифметического устройства 2, выход ячейки 41-3 соединяется со входом запоминающего устройства 3 (фиг, 1), выход ячейки 41-5 - со входом преобразователя 1, а выход ячейки 41-15 соединяется с входом ячейки 41-1, Ячейка 41-4 сдвигающего регистра 41 соединена последовательно со счетчиком адреса 43, ко второму входу которого подключен выход ячейки 41-2; выход дешифратора адреса 44 подсоединяется ко входу запоминающего устройства 3. Выходы ячеек через логические узлы 45, 46, 47 и 48, выполняющие операцию условного перехода, соединены со входами соответствующих ячеек регистра 41.В состав логических узлов входят счетчики 49 - 52, элементы И 53 - 60, Выход ло гического узла 45 соединен со входом логического узла 46, выход логического узла 48 через элемент ИЛИ 61 соединен со входами логического узла 4.В процессе работы совместно с системойавтоматического управления на вход О пос- ледней аддитивно с управляющим сигналом(уставкой) поступает сигнал с генератора 9, формирующего пробный сигнал (фиг. 1). Управляемая координата, содержащая составляющую реакции системы, поступает на преобразователь аналог-код 1, где результаты измерения .дискретных значений сигнала представляются в цифровом коде. Арифметическое устройство 2 обеспечивает вычисле.ние коэффициента разложения текущей ИПФ по системе ортогональных функций Уолша.Значения коэффициентов разложения требуемой ИПФ и значения сверток функций Уолша вычисляются заранее и вводятся в.запоминающее устройство 3.40Кроме того, арифметическое устройство 2обеспечивает вычисление сигнала самонастройки, представляющего собой сумму квадратов разности всех коэффициентов разложения текущей и соответствующих им коэф фициентов разложения требуемой ИПФ.Сигнал с ячейки 41-1 блока управлениясчитывает коды коэффициентов разложения требуемой ИПФ с запоминающего устройства 3 в накапливающие сумматоры 18 и сбрасывает на 0 сумматор 20, В следующем такте через интервал времени, зависящий от. периода генератора 40 тактовых импульсов,сигнал с ячейки 41-2 сбрасыает на 0 регистры и сумматоры узлов умножения 12, счетчики блока управления 5, включая и счетчик адреса 43. Сигнал с ячейки 41-3 считывает коды сверток с запоминающего устройства 3 в регистры узлов 2. Сигнал с ячейки 41-4 з;шисывает 1 в счетчик ад.реса 43. Сигнал с ячейки 41-5 считывает код с преобразоватч 1 аналог-код в регистры642677 формула изобретения 35 40 45 узлов.12. По сигналу с ячейки 4-6 осуществляется передача кодов из регистров множителя в сумматоры, если младший разряд регистра множителя равен 1, производится поразрядное суммирование и запись 1 в счетчик логического узла 45. По сигналу с ячейки 41-7 осуществляется сдвиг регистров множителя и сумматоров на один разряд вправо, запись 1 в ячейку 41-6 блока управления, если показания счетчика логического узла 45 меньше числа К соответствующего числу разрядов кодов чисел, Сигнал с ячейки 41-7 осуществляет запись 1 в ячейку 41-8 и в счетчик логического узла 46, если, показание счетчика логического узла 45 равно К,. Таким образом, за К, тактов сигналами с ячейки 41-7 осуществляется перемножение чисел, записанных в регистрах .узлов 12. По сигналу с ячейки 41-8 осуществляется вывод кода произведений из сумматора узлов умножения 12 в накапливающие сумматоры 18, При этом, если знаки умножаемых чисел противоположны, то с помощью.формирователей дополнительных кодов 17 в накапливающие сумматоры 18 код произведения подается в обратном коде, а в случае совпадения знаков этих чисел - в прямом коде, Сигнал с ячейки 41-8 записывает 1 в ячейку 42-2, если показание счетчика логического узла 46 меньше числа М, и осуществляет запись 1 в ячейку 41-9, .если показание счетчика логического узла 46 равно М; Сигнал с ячейки 41-9 считывает сигнал с первой ячейки распределителя импульсов 42, осуществляя передачу кода накапливающего сумматора 18 (первого из блоков 11) в регистры блока 19 возведения в квадрат, и подготавливает цепь установки О этого накапливающего сумматора 18, По сигналу с ячейки 41-10 осуществляется установка О вышеупомянутого накапливающего сумматора 18. .епи установки О остальных накапливающих сумматоров заперты до прихода соответствующих сигналов с распределителя импульсов 42. По сигналу с ячейки 41-11 осуществляется передача кодов из регистра множимого блока 19 возведения в квадрат в сумматор, если младший разряд регистра множителя равен 1, и осуществляется поразрядное суммирование. По сигналу с ячейки 41-12 осуществляется сдвиг регистра множителя и сумматора. блока 19 возведения в квадрат иа один разряд вправо, осуществление записи 1 в ячейку 41- блока управления, если показание счетчика логического узла 47 меньше числа К- соответствующего числу разрядов кодов чисел, либо осуществление записи 1 в ячейку 41-13, если показания счетчика логического узла 47 равно К. Таким образом, за К тактов с ячейки 41-12 осуществляется возведение в квадрат чисел, записанных в регистрах. По сигналу с ячейки 41-3 осуществляется вывод кода произведений из сумматора блока 19 возведения в квадрат в сумматор 20 и запись 1 в счетчик логического узла 48.По сигналу с ячейки 41-14 осуществляется сброс на О регисгров и сумматоров блока 19 возведения в квадрат, запись 1 в ячейку 41-9, сброс на О счетчика логичес.кого узла 47, через элемент ИЛИ 61, если показания счетчика логического узла 48 меньше М. Этот же сигнал с ячейки 41.14, осуществляет запись 1. в ячейку 41- 5, если показания счетчика логического узла 48 равно Х. Таким образом, если показания счетчика логического узла 48 меньше Х, то в следующем такте сигнал с ячейки 41-9 считает сигнал с первой ячейки распределителя импульсов 42, который осуществляет передачу кода накапливающего сумматора (второго из блоков 11) в регистры блока 9 воз.ведения в квадрат. Таким образом, за Х + 1 тактов распределителя импульсов 42 в сумматоре 20 оказывается записанным число, 20 соответствующее величине сигнала самонастройки. Сигнал с ячейки 41-5 осуществляет вывод кода сумматора 20 на вход преобразователя 4 код-аналог. Аналоговая величина, соответствующая вычисленному значению сигнала самонастройки, с выхода преобразователя 4 код-аналог поступает на вход блока 7 подстройки параметров регулятора.Блок 7 подстройки параметров регулятораизменяет параметры системы управления сцелью приближения их к требуемым. Арифметическое устройство цифрового вычислителя для самонастраивающихся сис. тем автоматического управления, содержащее узлы умножения, отличающееся тем, что, с целью увеличения быстродействия и точности выделения сигнала самонастройки при наличии помех, оно содержит блок возведения в квадрат, выход которого соединен со входом сумматора, и блоки выделения составляющих ошибки, каждый из которых включает накапливающий сумматор, формирователь дополнительных кодов, перВый вход которого соединен с выходом узла умножения, выход подключен к первому входу накапливающего сумматора, выход которого соединен с выходом блока выделения состав. ляющих ошибки и с соответствующим входом блока возведения в квадрат, первый информационный вход каждого блока выделения составляющих ошибки соединен с первым информационным входом устройства, с первым входом узла умножения и со вторыми входами формирователя дополнительных кодов и накапливающего сумматора, второй информационный вход - ,. соединен со вторым информационным входом устройства, вторым входом узла умножения и третьим входом формирователя дополнительных кодов, управляющие входы - соединены с соответствующими управляющими входами642677 р 1 ОИ . ПодпнсньеФилиал ППП аПатентз, жгород, ул. Проектная, 4 устройства и подключены-.к управляющим входам узла умножения и накапливающего сумматора, информационный выход устройства соединен с выходем сумматора, управляюцие входы которого и управляющие вхо ды блока возведения в квадрат подключены к соответствующим управляющим входам устройства,Источники информации, принятые во внимание при экспертизе;,1. Патент США3875391, кл. 235 в 156, 1975.2. Аналитические самонастраивающиеся системы автоматического управления. Сб. статей под ред. Солодовникова В. В Машиностроение,965., с. 165.