Реверсивный преобразователь двоичного кода в двоично десятичный

,01,7421) 1887 ле 06 Р 5/О соединением заявкиГосударственный комитет Совета Министров СССР оо делам изобретений и открытийПриорите 3) Опубликов45) Дата опуб но 25,08.78.Бюлл икования описани. Гольтман н Л. Г. 71) Заявите Одесское конструкторское бюр об орудщим Предпагаемое устройство относится к обпасти цифровой вычислительной техники и может быть испопьзовано при построении встроенных и автономных преобразователей двоичных чи еп в двоичнодесттичные и обратно.Известно устройство дпя преобразования двоичного кода в двоично-десятичный и обратно, содержащее регистр, шифратор двоичных эквивалентов, сумматор, счет чик цифр, тактовый и разрядный распреаепятепи 11.Наиболее бпизким к предпоженному устройству является реверсивный преобразоватепь двоичного кода в двоично-десятичный, содержащий регистр, шифратор двоичных эквивапентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивапентов соответственно, а выход с входом регистра, последоватепьно соединенные генератор импупьсов, тактовый и разрядный распредепитепи, триггер знака, счетчик цифр и бпок управпения, причем информационный вход шифратора двоЙ ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГОДВОИЧНО-ДЕСЯТИЧНЫЙ ичных эквивалентов соединен с выходомразрядн ого распределителя, а первый,второй и третий выходы распределителятактов соединены с. соответствую ивходами бпока управпения ) 2.Недостаток .известных устройств - от-носительно невысокое быстродействие,Для увеличения быстродействия в предлагаемом устройстве шифратор двоичных эквивалентов выполнен управляемым, управляющие входы которого соединены с первым и вторым выходами тактового распределнтеля,единичный выход триггера знака соединенс четвертым входом блока управпенияи с управляющим входом сумматора, выход перепопнения которого соединен с пятым входом бпока управления, нулевойвыход триггера знака соединен с шестымвходом блока управпения, первый и второй вьходы которого соединены с тактовым и сбросовым входами счетчика цифрсоответственно, а третий выход соединенс управпяющим входом регистра, выходсчетчика цифр соединен с седьмым входом бпока управления,На чертеже изображена бпок-схема предпоженного устройства,Реверсивный преобразователь содержит регистр 1, шифратор 2 двоичных эквивалентов, сумматор 3, первые н вторые входы слагаемых которого соединены с выходами регистра 1 и шифратора 2 двоичных эквивалентов соответственно, генератор 4 импульсов, тактовый 5 и разрядный 6 распредепитепи, триггер 7 знака, счетчик 8 цифр и бпок 9 управпения. Информационные входы шифратора 2 двоичных эквивалентов соединены с выходом разрядного распредепителя 6, а управпяющне входы - с первым и вторым выходами тактового распредепитепя 5. Первый, второй и третий выходы последнего соединены с соответствующими входами бпока 9 управления. Первый и второй выходы блока 9 управпения соединены соответст венно с тактовым и сбросовым входами счетчика 8 цифр, а третий выход соединен с управпяюшим входом регистра 1. Единичный выход триггера 7 знака соединен с четвертым входом бпока 9 управ- пения и с управляющим входом суммато ра 3, который осушествпяет сложение параппепьных чисеп и выход переполнений которого соединен с пятым входом бпока 9 управпения. С шестым входом блока управления соединен нупевой выход триг гера знака. Выход счетчика 8 цифр соединен с седьмым входом бпока управления.Чиспо разрядов сумматора 3 и регистра 1 допжно соответствовать числу двоич ных разрядов преобразуемого числа.Предлагаемый преобразователь работает спедуюшим образом.При подаче сигнапов от разрядного распредепнтепя 6 на первый информационный вход и от тактового распредепитепя 5 на первый вход управления шифратора 2 двоичных эквивалентов на его выходе формируется соответствующий информационному входу двоичный эквивалент чис па 10 . При подаче сигнапа на втарой вход управления шифратора 2 эквивалент на выходе сдвигается влево на один разряд, преобретая вид (-210 ). ТактоК вый распредепитепь 5 формирует шесть 50 тактовых импульсов, необходимых дпя преобразования кода одного десятичного разряда. Каждый цикп тактового распредепитепя 5 сдвигает. разрядный распределитель 6 на один шаг. Чиспо тактов рас предепитепя 6 соответствует числу десятичных разрядов преобразуемого числа. Генератор 4, тактовый распредепитель 5 и разрядный распределитель 6 образуютпоследовательную цепочку, задающую циклпреобразования.Триггер 7 знака предназначен для реверсирования преобраэозання. В режиме прямого преобразования входными шипами двоичного кода служат "единичные вхс- ды регистра 1, в режиме обратного преобразования двоичный код числа считывается с "нулевых" выходов регистра.Выходные шины счетчика 8 цифр служат для вывода очередной двоично-десятичной тетрады в прямом преобразовании, нулевые вхоцные шины этого же счетчика служат ддя ввода очередной двоично-десятичной тетрады числа при обратном преобразовании.В режиме прямого преобразования число в двоичном коде в течение четырех тактов последовательно сравнивается с удвоенным значением, а и пятом такте - с нормальным значением кода двоичного эквивалента десятичного числа, начиная со старшего десятичного эквивалента(-10),Прн получении положительной разностиэквиваленты вычитаются нли иэ преобразуемого числа, илк и промежуточной разности предьчущего вычитания, при этом подсчитывается число вычтенных удвоенных (-2 10 ) и нормальных значеКний эквивалентов (-10 ), которое и слуКжнт двоично-десятичным кодом каждой тетрады десятичного числа.В режиме обратного преобразования имитируется необходимое число тактов прямого преобразования, соответствующее двоично-десятичному коду преобразуемого десятичного разряда. При этом заданное число удвоенных и нормальных эквивалентов суммируется в предварительно очищенном регистре 1, образуя в конце цикла двоичный код преобразованного числа.В режиме прямого преобразования триггер 7 знака устанавливается в состояние, прн этом на весь цикл преобразования открывается четвертый вход блока 9 управления, и на управляющий вхор сумматора 3 постоянно подается "1" для получения дополнительного кода.Исходное состояние тактового распределителя 5 - шестой такт, а разрядного распределителя 6 - состояние 10 . Тактовый распределитель 5 по второму выходу блока 9 управления устанавливает счетчик 8 цифр в состояние "О", а в регистр 1 вводится двоичный код преобразуемого числа (на чертеже устройство нвода не показано).В первом такте тактов ог о распределителя 5 по второму входу управлениявключается шифратор 2 иа выдачу удвоенного эквивалента (-2 10) в обратномкоде на второй вход сумматора 3, Всумматоре обратный код преобрв зуетсяо дополнительный благодаря единице"нв входе управления.Если разность ( ) -210 ) 10,Кгде Н - преобразуемый двоичный код,то с выхода переполнения сумматора 3через первый выход блока 9 управленияв счетчик 8 цифр производится записьчисла ф 2 ф а через третий выход в ре-,гистр 1 записывветср разность (М 1 О" ),Если ( М10 )О, то на выходе переполнения сумматора 3 отсутствует "1", и операции вычитания, записи и перезаписи числа не производятся.В течение четырех тактов должна повторяться операция получения положительнойразности в пятом такте число в регистре 1 сравнивается с нормальным значением эквивалента, и в случае его вычитания разность также записывается врегистр 1, в в счетчик 8 цифр звписывается "1 ф. Шестым тактом двоично-десятичный код старшего десятичного разряда выводится из счетчика 8 цифр который после этого сбрасывается в "О.В конце шестого такта разрядный расиое- з 0делитель 6 переходит в состояние 10и цикл преобразования нового десятичного разряда продолжается, Процесс преобразования заканчивается на шестом такте тактового распределителя 5 после 35установки разрядного распределителя 6в состояние 10 .В режиме обратного преобразованиятриггер 7 знака устанавливается в состояние "О открывает шестой вход 40блока 9 управления и запирает его четвертый вход и управляющий вход сумметора 3. На весь цикл преобразования вблоке 9 управления иммитируется "1"переполнения сумматора 3,45В течение первых четырех тактов тактового распределителя 5 импульсы поступают через первый и третий входыблока 9 управления на тактовый входсчетчика 8 цифр и управляющий входрегистра 1. Так квк в счетчик 8 цифрчисло введено в инверсном коде, то дляего заполнения необходимо таксе числоимпульсов, которое соответствует числупросуммироввнных сумматором 3 и записанных в регистр 1 удвоенных эквивалентов (-2 10 ), При заполнении счетчика8 цифр сигналом на седьмом входе блока 9 управления прекрашвется подача иьепульсов на уирввляюший вход регистра 1и на тактовый вход счет яка 8 цифр,В пятом такте сиг.;ал с твковогораспределителя 5 отк 1.ываг первый входуправления шифратора 2, и значение эквивалента (-10 ) поступает на второйвход сумматора 3.Если при вводе числа в младший разряд счетчика 8 цифр триггер 7 знака былустановлен на "О, то в блоке 9 управления будет открыт третий выход дпяпрохождения сигнала на управляющий ъ,регистра 1. Зтим же сигналом ь .чеч:8 цифр записывается "1 ф.В регистр 1 записывается сумма чисел, которая хранилась в регистре, снормальным эквивалентом (-10 ), Лестым тактом тактового распределителя 5разрядный распределитель 6 сдвигаетсчК "фна один швг в положение ЕО -, и всчетчик 8 цифр вводится следующая тетрада преобразуемого числа. Далее процесспреобразования числа повторяется, приэтом к двоичному числу добавляютсяКК эквиваленты (-10 ) и ( -210 ).По окончании преобразования шестымтактом тактового распределителя 5 преобразованное число в двоичном коде считывается с "нулевых" выходов регистра 1,В режиме прямого преобразования отрицательные числа вводятся в регистр 1в дополнительном коде. Знаковый разрядпреобразуемого гислв может вводитьсяв преобразователь в виде старшего разряда или ио отдельным каналам в специальный триггер (1 на чертеже не показано),В преобразователе предусмотрена воз-можность многократного контроля процесса преобразования на любых его этапахпутем реверсироввния преобразованияв конце каждого пятого такта тактового распределителя 5. Для этого достаточно триггер 7 знака установить в противоположное положение, Контроль процессапреобразования значительно повышаетдостоверность преобразования: при вводеинформации с пультов вычислительныхустройств на систему индикации можетпоступать код обратного преобразования,что позволяет оператору не только визуально контролировать, но и вносить поправки в свои действия по одним и темже каналам преобразования.Быстродействие предложенного преобразователя может быть повышено за счетвключения его и асинхронный режим, прикотором ири О" переносе нв любом изпервых тактов тактового распределителя5 он может быть установлен сразу в620975 7 .наложение "6, минуя все промежуточные положения. При большом числе разрядов преобразуемого числа шифратор двоичных эквивалентов целесообразно упростить.Практически его можно свести к схеме получения старшего двоичного эквивален 5 тв 10. Для этого каждый разряд регистра 1 должен быть соединен через отпираеЪ мый вентиль со входами 2 первогоВ+Эи 2 второго разряда сумматора 3.ВФ 1Использование предлагаемого преобра-,1 О зователя позволит в несколько раэ повысить скорость преобразования. формула и э о б р е т е н и я15 Реверсивный преобразователь двоичного кода в двоично-десятичный, содержа-, щий регистр, шифратор двоичных эквивалентов, сумматор, первый и второй входы которого соединены с выходами регистра и шифратора двоичных эквивалентов соо 1 ветственно, а выход - с входом регистра последовательно соединенные генератор импульсов тактовый и разрядный распределители, триггер знака, счетчик цифр и ,блок управления, причем информационный вход:шифратора двоичных эквиввлен;., тов соединен с выходом разрядного рас- . пределителя а первый, второй и третий . выходы распределителя. тактов соединены с соответствующими входами блока управления, о т л и ч в ю щ и й с я тем, что, с целью увеличения быстродействия, в нем шифратор двоичных эквивалентов выполнен управляемым, управляющие входы которого соединены с первым и вторым выходами тактового распределителя, единичный вьлод триггера знака соединен с четвертым входом блока управления и с управляющим входом сумматора, выход переполнения которого соединен с пятым входом блока управления, нулевой выход триггера знака соединен с шестым входом блока управления, первый и второй выходы которого соединены с тактовым и сбросовым входами счетчика цифр соотг ветственно, а третий выход соединен с управляющим входом регистра, выход счет- чика цифр соединен с седьмым входом бл ока управления.Источники информации, принятые во внимание при экспертизе:1, Авторское свидетельство СССР % 331382; кл. Я 06 Р 5/02,07.07.69.2, Песчанский Б, И. и др. Устройства цифровой индикации перемещений в АСПУ. Сб, Агрегатное построение унифицированных систем программного управления машинами, фНаука, М., 1973, с. 33-40, рис. 2 е