Адаптивный дельта-модулятор

ОП КСАН И ЕИЗОБРЕТЕНИЯК ПАТЕНТУ Союз СоветскихСоциалистицескихРеслублик(32) 28,12.73 осударственный комитетСовете Министров СССРоо делом изобретенийн отхрвтнй 331 Япон 53) УГ 61 3 6 о 15,08,78 кования о(,с - 8 сания ьч ов ИностранцыТ,као Мория н Казуо Мурав(Япония) 2) Авторы изобретен Иностранная фир(71) Заявител АДАПТИВНЫИ ДЕЛ О УЛЯТОР О 25 Изобретение относится к ралиосвязи и мокет использоваться в устройствах, корректиг)у)Г)цих перекрестные искажения дельта )Оалировац 5 ого сигнала, возникающие ме)кду оконечными кодируюшимн и декодируюшими устройствами.Известен адаптивный дельта-модулятор, содержащий компаратор, к одному из его входов нодклк)чен выход интегрируюпего блока, а также анализатор сигнала, выход которого соединен с формирователем шага квятования 11.Однако известное устройство не обеспечивает достаточный динамический диапазон адаптации н имеет низкую точность коррекции искажений.Цель изобретения - - расширение динамического диапазона адаптации и повышение точности коррекции.Лл 51 этого в предлагаемый адаптивный дельта-модулятор введены узел блокировки, блок считывания, интегрирующий генератор ступенчатого сигнала, счетчик синхроимпульсов, элемент задержки и элементы ИЛИ н И, нри этом выход компаратора подключен к входам анализатора сигнала непосредственно и через элемент задержки, а к вхо;у ннтегрируошего блока - через 1 н сгр:1- руюший гецерятор ступенчсх)го с)1 гц(ля, к управляющим входам ко)Г)го н к вхо:1;1)1 мз,1 я Олокировк; и Олока с нть:1)янн 51 нс,.клк: чсцы соответствуюцнс выахГ)ды форм 1 рГ,.) с.я шага квантования, к унрявляОцему )хГ)- ДУ ЭТОГО фОРЧНРОВЯТСЛ 51 НДКЛЮЧЕН 011;и 1 З выходов узла блокировки, другие вых( дыПОДКЛЮЧСЦЫ К СОТ ВССтв; К) Н Н . входам яня.изатора сигнала, к н(.ням сорс; (1 1 1 и,)ат 1)а и счетчнГ сннх)Г)и(пульс5 но,1 КЛ К)1 С Н СОТАЩЕТ Т ВХ ЮЦ Й ВЫ ХОД О ) ОКЯ СЧ 1 1 э Вяння. я ДОГолнительн 11( Выход яц 1 лизтР- ря сн наля через носгсд 1).псльн с(кдннсн ( ьГ эсмеяты И,(1 И н И по) клюснь . О ),НГ)м ( из 5 х( дов счетчика сНхрнмгх, с5, к други)1 входам которого пос)1 Г) Г ны соответственно Бьходы Ол 01 а счнт 1 ванн 5. Кроме того, на управляюцнс входы ко)Няратора, апа,1 нз (т 01)а сиГня)я и э,1 схента И поданы СИНХРО)11:Л 1 ЬСЬ; (1 Я,НЗЯТОР СНГНГ 1 Я СОС- тоит з э,(емснтя (исключительное ИЛИ, ВЫХОД КОТО)ОГО ЧГ",)СЗ НОСЛЕДОВ 11 ТСГ 1 ЬНЬ СОЕ- дннснные первый элсснт И и первый счетчик подключен ко гходам первого порогово-О О,10 КЯ, Я ЧЕ РГЗ НОС,СДГ) В 1 ТСЛ 1 НГ) СГ,Т - н(нные нн 15 сртр, втори элемент И н второй счетчик - к входам второго порогос)с- го блока, а выходы первого и второго пороговых блсжов подключены к входам первого выходного элемента И соответствццо чсрез второй инвертор и через эс мент ИЛИ, а к другим входам первого выходного элсмента И подключены со)твстствецно выход третьего ццвертора и Вхсэд второго выходного элемеГа И, к другим входам которых подключены соответственно выходы первого порогового блока ц четвертого инвертора, причем к цепи сороса первого счетчика подключены через элемент ИЛИ выходы первого порогового блока и первого инвертора, к цепи сброса второго счетчика - через соответствующий элемент ИЛИ выход второго порогового блока и соответствующий вход первого элемента И, а на управляюпсие входы первого и второго элементов И и первого и второго выходных элементов И пода- НЫ СИНХ)ОИМПУЛЬСЫ.Ед чертеже изображена структурная электрическая схема предлагаемого ,стройствд.Лдаптивн й дельта-чодулятор содерж)г компаратор 1, к одному из входов которого подключен выход интегрирующего блока 2, анализатор 3 сигнала, его выход соединен с формирователем 4 шдга квантования, узел блокировки 5, блок 6 считывания, интегрирующий генератор 7 ступенчатого си Нала, счетчик 8 сицхроиыпульсов, элемент 9 задержки и элементы ИЛИ О и И 11, при этом выход компаратора 1 подключен к входам анализатора 3 непосредственно и через элемент 9 задержки, д к Входу интегрирующего блока 2 - через интегрирующий генератор 7 ступенчатого сигнала, к управляюшим входам которого и к входам узла блокировки 5 и блока 6 считывания подключены соответствующие выходы формирователя 4 шага квантования, к уцравл)цощему входу этого формйрователя подключен о;сцц из Выходов узла 5 блокировки, другие Выходы которого подключены к соответствующим Входам анализатора 3 сигнала, к цепям сброся анализатора 3 и счетчика 8 сицхроимцульсов подкспочен соотсгствующцй выход блокл 6 считывания, д попс)лцелыЫе выходы дцд- ГВстс)р 3 с 11 нала 1 рез посс)едОВатс, ьнО сос,сцненные элсчснты ИЛИ О и ИНодклк одс)му цз входов счетчика 8 сцц- Х; 1 СОВ, 1.,)СГЦ)1 ВХС)ДДЪ КОТО)ОГО ЦОД- к,.с)сц 1) 00 Гстетснцо Выходы Олока 6 счц.Вдцц)., кроме того, нд управляющие входы очцдратора 1, анализатора 3 сигнала ц элемента И 1 поданы сцнхроимпульсы.Ацдлизс)тор 3 сигнала состоит из элемента иск 1 юч 1 тс 11 ное ИЛИ 12, Выход кОторого рюс.едоватеы)о соединенные первый э.1 емент И 13 и первый счетчик 4 подключен к входам первого порогового блока 15, а через последовательно солицнные Н 1- вертор 16, второй элеми И 17 и второй СЧЕтццК 18К ЗХОддМ ВтОрОГО царОГОВс)0 блока 19, а,выходы перв)го и Второго пороговых блоков 5, 19 пс)дключецы к Входлч и с р ого выхо.ного эле че та 11 20 соотвстссино через второй ццвертор 21 " через :чцт ИЛИ 22, а к другим Вхс)дд) ервого ходнс)го элемцта И 20 подключены со Отс )твенно выход третьего ццертора 23 ц,.)д Второха В.ходсОГО эгехсцта И 24, к др, п)ч Входа.ч которых цодклюцены сс)от- Встсццо выход первого порогового блока ; ) и цетвертого ццвертора 25, причем к ьс)и сс)роса первого с тчика 4 цодклОчецы через элемент ИЛИ 26 выходы црвого поро)овоо блока 10 и первого инге)Тс)рд 16, к пепи сброса второго счетчика 18 в . через соответствующий э.мент ИЛИ 27. выход второго порогового смока 19 и соответствук)- 15 цсий Выход первого элсче)тл И 13, д на управ,)яющие входы первоо ц ьторого эге)1 ецтов И 13, 17 ц первого и Второго Выходных элементов И 20, 24 поданы сццхромцусьс .Устройство работает слдуюцсим образ)1, Входной сигнал 1 с)стуЛет ца ход компдратора 1, где сравнивается с цгиа,.с)с от ццтегрирующего блока 2, д затем В анализатор 3, При работе счетчика 4 сцетчик 18 блокируется цри помощи цнверторд 6, при этом счетчик 8 цолсчитывлет ерез эле мент И,сГ 28 полнуО последовательностьдвоичных сигналов, пост) пс)0 цих на счсгчики 4, 18, В момсН 1 с)ц 5 сси уз,0)1;) 0.10- кировкп сост 05 Ния фори 1 зс 5 ел 51 4, соответствуюсе о максимальному либо чинима.)шюму разчеру шдд, 1)сз цць нцвертора 25 и выходной э,)е)т 1 24 блокируется формирователь 4, в результате це дон мскдстся с.ГО пс)схол В бос)сс Вь соко сос- тояние, а через цепь инвестор 23 и выходной элечецт И 20 - в более низкое состоянис.Если )кс состояние формирователя 4 не соответствует нцкакому разчеру шага, то он Возв ра сца ется в исх оси юе состояние.Состояние формирователя 4 считываетсяблоко, 6 считывания, который фиксирует размер шага, реализуемый в каждый дан О ньй момент времени. Размером шага определяется пороговый уровень, и ссли состояние счетчика 8 становится равным пороговому уровню, то он через элемент ИЛИ 22 и Выходной элемент И 20 переводит формц эовдтсль 4 в более низкое состояние, чтоприводи г к ученьшецию на единицу размера шага. Счетчик 14 устанавливдтся В нулевое ск тоянне, сс.ш два цс)слсдовательцых двоичных де,ьтд.мО 1 улцрованцых ВьхОдных сц- ндлд, проходящих через элемент ИЛИ 26, 5 с) различны или если размер шага увеличивается на единицу. Лалопчно счетццк 18 устанавливается В нулевое состояние, если два пскледовдтельцых двоичных дельта-модулировдш ых выходньх сипВла, проходяцие через э ц чсцт ИЛИ 27, одцнаковы или еслцрабатывает сцп 1 ал, соответствующий правильному размеру шага, ц полает этот сиг л ца интегрируюц,ий блок 2. Сигнал с выход ць;тегрцруюшего блока 2 сравнивается с вхо;ц 1 ым;ьц;ьлоговым сигналом в компараторс 1. Б элементе задержки 9 производится задержи дельта-модулированного сигнала на время одной выборки, а элемеьгт исключающее ИЛИ 12 вырабтывает сигналы, являющиеся входными для анализатора 3, полавая ца него код 1, если два последо О вательягых двоичных сигнала одинаковы, и код О, если лва последовательных двоичных сигнала различны.Лдаптивыый дельта-модулятор анализирует несколько прелшествуюцц 1 х лвоичных сигналов ц дискретно меняет рзмер шага, . с которым цроизволятсы выборки выхолного сигнала, производя сжатие ц растяжение выходного сигнала.20Формула ггзобретениг1. Ллаытььвный лельта-модулятор, солержаьций компаратор, к одному из входов которого подключен выход интегрирующего блока,. а также анализатор сигнала, его выход соедицец с формирователем шага квантования, отлльгшогчийся тем, что, с целью расширения динамического диапазона адаптации и повышения точности коррекции, введены30 узел олокцровки, блок считывания, интегрируюш,ьй генератор ступенчатого сигнала, счетццьк синхроимпульсов, элемент задержки и элементы ИЛИ и И, при этом выходкомпаратора подключен к входам анализатора сигнала непосредственно и через элемент за- з 5 держки, а к входу интегрирующего блока - через интегрирующий генератор ступенчатого сигнала, к управляьощим входам которого и к входам узла блокировки и блока считывания подключены соответствующие выходы формирователя шага квантования, к управляющему входу этого формирователя подключен один из выходов узла блокировки, другцс выходы которого подключены к соответствуюьцим входам анализатора сигнала, к цепям сброса последнего и счетчика сицхроцмпульсов цолкльоцец соььтветс 1 ююшцй выох б,ц)ка сгцты вания, а дополнительные выходы аыалььз 1 ора СИГНаЛ ЧС;ОЗ цОС 1 ЕЛОВтЕЛЬНО СОЕЛЬЬь;Ецные элементы 11,1 И и И подключены к олному из входов счетчика сцнхроимпульсов, к дрч цм входам которого подключены соответственно выходы блока сцитыванця, кроме того, ца управляющие входы компаратора, анализатора сигнала и элемента И поданы синхроимпульсы.2. Устройство по и. 1, отли гсгюгцееся тем. что анализатор сигнала состоит цз элемент исключительное ИЛИ, выход которого через послеловательцо сое;цгцеццые первый элемент И и первый счетчик полключец к входам первого порогового блока, а чсрез последовательно соединенные и;ьвертор. второй элемент И и второй счетчикк входам вгорого порогового блока, а выходь 1 первого и второго пороговых блоков подключены ко входам первого выходного элемента И соо; - ветственцо через второй иньзертор ц элемент ИЛИ, а к другим входам ььервого вых 0;11.:ого элемента И подключены соответственно выход третьего инвертора и вход второго выходного элемента И, к другим входам которых ыздключеньь соответственно выходы первого порогового блока и цетвергого ццвертора, причем к цепи сброся первого счетчика подключены через элемент ИЛИ выходы первого порогового блока ц первого инвертора, к цепи сбросы второго с гст чика - через соответствующий элемент ИЛИ выход второго порогового блока ц соответствующий вход первого элемента И, а на управляющие входы первого второго элементов И и первого ц второго выходных элементов И поланы синхроцмпульсы.Источники информации, принятые во внимание при экспертизе:1. ЕЕЕ. Тгапзас 11 опз оп Согпьпцпьстгоп Тес 1 ьпоод, том 19, М 4 И 11, 1971, с 523- - 527.