Устройство для умножения

Союз СоветскихСоциалистическихРеспублик ОП И НИЗОБРЕТЕН ИЯ(22) Заявл 9.04,76 (2112353100/ присоединением заявкиосударствениыи комитетСовета Министров СССРпо делам изобретенийи открытий 23) Приоритет овано 25,04.78 Бюллетень М убликования описания 10 Оч,43) Опубли 45) Дата о(72) Авторы изобретения И. Жабин, С. П. Коб и В, П, Тарасенк Корнейчу Киевский ордена Ленина политехнический институт) ЗаЯвитЕль им. 50-летия Великой Октябрьской социалистической революции(54) УСТРОЙСТВО ДЛЯ УМНОБЕНИ Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных машинах, работающих в реальном масштабе времени.Известны устройства умножения, содержащие регистры сомножителей, результата, сумматор, блок управления и логические элементы 1. Однако с помощью этого устройства невозможен последовательный ввод разрядов сомножителей с одновременным получением разрядов результата.Наиболее близким техническим решением к изобретению является устройство, содержащее регистр множимого, регистр множителя, регистр результата, сумматор результата, регистр сдвига и два элемента И, причем первые выходы регистров множимого и множителя под ключены соответственно к первому и второму входам сумматора результата, третий вход которого подключен к выходу регистра результата. Вход последнего подключен к выходу сумматора результата. Выход-первого элемента И 2 подключен к первому управляющему входу регистра множителя, второй управляющий вход которого подключен к первому входу устройства и к первому входу второго элемента И. Второй вход последнего подключен к второму входу устройства, а выход - к первым управ э ляюшим входам регистра множимого и сумматора результата. Второй управлявший ход регистра множимого подключен к третьему ходу устройства и к первому входу первого элемента И, второй вход которого подключен к чет. вертому входу устройства 2.Недостатком известного устройства является невозможность работы устройства последовательным методом, начиная со старших разрядов.Целью изобретения является повышение бы стродействия устройства.Достигается это тем, что в устройство введены сумматор сомножителей, блок анализа разрядов, элементы И и элементы ИЛИ, причем выходы первых трех старших разрядов регистра результата подключены к соответствующим входам блока анализа разрядов, выход которого подключен к первому управляющему вхо. ду регистра результата, второй управляющий вход которого подключен к управляющему входу блока анализа разрядов, к пятому входу устройства и к первому входу регистра сдвига, выход которого подключен к первому входу сумматора сомножителей, второй и третий ходы которого подключены к вторым выходам регистров множимого и множителя, третий управлякнций вход которого подключен к выходуго равна 1, то единичный сигнал через элемент О проходит к цепям выдачи прямого кода регистра множителя 2. Коз с регистра 2 подается на сумматор формирования результата 4, где суммируется с созержимым регистра 3, причем результат операции записывается в этот же регистр 3. Одновременно с этим единичный сигнал с шины 21 через элементы 10 и 12 поступает на цепи выдачи прямого кода регистра сдвига 7. Этот код в сумматоре сомножителей 5 суммируется с кодом, записанным в регистре множимого 1, обеспечивая занесение единицы в 1-ый разряд указанного регистра. Результат суммирования запоминается в регистре 1. Если же очередная цифра множимого равна -1, то единичный сигнал с шины 22 через элемент И 11 проходит к цепям выдачи обратного кода регистра 2, на входы четырех старших разрядов сумматора результатов 4, через элемент ИЛИ 14 на вход цепи, переноса младшего разряда того же сумматора для преобразования выданного с регистра множителя 2 обратного кода в дополнительный, который в сумматоре результатов 4 суммируется с кодом из регистра 3, и результат операции записывается в регистр 3, Кроме того, единичный сигнал с шины 22 через элементы И 1 и ИЛИ 13 поступает на цепи выдачи обратного кода регистра сдвига 7 и на вход цепи переноса младшего разряда сумматора 5 зля преобразования выданного с регистра сдвига 7 обратного кода в дополнительный, который суммируется с содержимым регистра 1 и результат суммирования запоминается в регистре 1. Таким образом, осуществляется прибавление - к 1-ому разряду кода множимого, Если очередная цифра множимого - нуль, то содержимое регистров 1 и 3 не будет в данном такте изменяться. После окончания действия сигнала Т, на тактирующей шине 6 появляется управляюшнй сигнал Т, который поступает на цепи выдачи и приема кода регистра множителя 2, на управляюшие входы элементов И 9 и 8, а также через элемент ИЛИ 15 на цепи приема кода регистра 3. Если очередная цифра множителя равна 1, единичный сигнал с шины 20 через элемент И 9 подается на цепи выдачи прямого кода регистра множимого 1, а также через элемент ИЛИ 12 на цепи выдачи прямого кода регистра сдвига 7, Код из регистра сдвига 7 суммируется в сумматоре сомножителей 5 с кодом из регистра мно.жителя 2, причем результат суммирования записывается в регистр 2, чем осуществляется занесение единицы в 1-ый разряд регистра множителя 2. Прямой код содержимого регистра 1 в сумматоре сдвига 7 суммируется с кодом регистра 3 и результат запоминается в регистре 3. Если же очередная цифра множителя равна -1, то единичный сигнал с шины 19 через элемент И 8 проходит на цепи выдачи обратного кода регистра 1 и на входы четырех старших разрядов сумматора результатов 4, а также через элемент ИЛИ 14 на вход переноса младшего разряда сумматора результатов 4 для преобразования поступающего с регистра 1 обратного кода в дополнительный,первого дополнительного элемента И, к второму управляющему входу сумматора результата, первому входу первого и второго элементов ИЛИ, вторые входы которых подключены к выходу второго элемента И, выходы сумматора сомножителей подключены соответственно к входам регистров множителя и множимого, третий управляющий вход которого подключен к выходу второго дополнительного элемента И и к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а выход подключен к первому управляющему входу регистра сдвига, второй управляющий вход которого подключен к выходу второго элемента ИЛИ и к управляющему входу сумматора сомножителей, выход первого элемента ИЛИ подключен к управляющему входу сумматора результата, первый вход .устройства подключен к первому входу четвертого элемента ИЛИ, второй вход которого подключен к третьему входу устройства и к первому входу пер зго дополнительного элемента И, второй вход которого подключен к шестому входу устройства, седьмой вход которого подключен к первому входу второго дополнительного элемента И, второй вход которого подключен к первому входу устройства, выход четвертого элемента ИЛИ подключен к третьему управляющему входу регистра результата.а чертеже изображена схема устройства,где регистр множимого 1, регистр множителя 2, регистр результата 3, сумматор результата 4, сумматор сомножителей 5, блок анализа разрядов 6, регистр сдвига 7, элементы И 8 - 11, элементы ИЛИ 12 - 15, входы 16 - 22 устройства.Работа устройства закгпочается в следующем.В исходном состоянии в регистрах 1,2 и 3записаны нули, а в регистре сдвига 7 единица записана в крайнем левом разряде. Будем считать, что к началу каждого 1-го цикла ( =1,2,и) на входных кодовых шинах появляются очередные 1-ые разряды множителя и множимого, начиная со старших разрядов, в регистре сдвига 7 единица находится в 1-ом разряде.Кроме того, в каждом цикле на тактирующих входных шинах 17, 16 и 18 появляются последовательно управляющие сигналы соответствен но Т, Т 2 и Т,. Множимое и множитель представляют я на входных шинах в избыточном козе с цифрами 1, - 1 и О. При этом единица в очередном разряде сомножителя кодируется единичным сигналом на входных шинах 20 или 21, минус единица - единичным сигналом на шинах )9 и 22, а нуль кодируется нулевыми сигналами (отсутствием сигналов) на обеих шинах, представляющих данный сомножитель.Произведение также формируется в избыточном коде последовательно со старших разрядов. Сигнал Т, по шине 16 поступает на цепи55 . выдачи кода и приема кода регистра множимого 1, а через элемент ИЛИ 15 - на цепи приема кода регистра формирования результата 3, а также на управляющие входы элементов И 10 и 11. Если очередная цифра множимоЭтот код суммируется в сумматоре результатов 4 кодом из регистра 3 и результат суммирования записывается в регистр 3. Кроме того, единичный сигнал с выхода элемента И 8 через элемент ИЛИ 13 поступает на цепи выдачи5 ооратного кода регистра сдвига 7 и на вход цепи переноса младшего разряда сумматора сомножителей 5 для преобразования поступаюшего с регистра сдвига 7 обратного кода в дополнительный, который суммируется в сумматоре сомножителей 5 с кодом из регистра мно о жителя 2, причем результат суммирования запоминается в регистре 2. Этим обеспечивается прибавление -1 к 1-му разряду кода множителя из регистра 2. При отсутствии единичных сигналов ва обеих входных кодовых шинах множителя содержимое регистров 3 и 2 в этом15 такте не будет изменяться. После окончания действия сигнала Т на тактирующей шине 18 появляется управляющий сигнал Т, который подается на цепи сдвига регистров 7 и 3 и на управляющий вход блока анализа разрядов. зо Код регистра 7 сдвигается на один разряд вправо, а код регистра 3 - на один разряд влево, причем при наличии единичного сигнала между двумя старшими разрядами регистра 3 передача цифры при сдвиге осуществляется с инвертированием, а при отсутствии единичного сигнала на этой шине - без инвертирования, Блок анализа разрядов осуществляет формирование цифр произведения, а также формирования сигнала коррекции. Этот блок анализирует три старших разряда регистра 3 (два знаковых разряда и первый разряд после запятой).Таким ооразом, введение элементов и новых конструктивных связей дало возможность обрабатывать операнды в предложенном устройстве. начиная со старших разрядов, с одновремен-ным формированием разрядов результата.Формула изобретения40Устроиство для умножения, содержащее регистр множимого, регистр множителя, с) мматор рез)льтата, регистр результата, регистр сдвига и два элемента И, причем первые вызоды регистров множимого и множителя подключены соответственно к первому и второму 45 входам сумматора результата, третий вход которого подключен к выходу регистра результата, первый вход которого подключен к выходу сумматора результата, выход первого элемента И подключен к первому управляющему входу регистра множителя, второй управляющий вход которого подключен к первому входу устройства и к первому входу второго элемента И, второй вход которого подключен к вгорому входу устройства, а выход - к первым управляющим входам регистра множимого и сумматора результата, второй управля. юший вход регистра множимого подключен к третьему входу устройства и к первому входу первого элемента И, второй вход которого подключен к четвертому входу устройства, отличаюи 1 ееся тем, что, с целью повышения быстродействия устройства, в него введены сумматор сомножителей, блок анализа разрядов, элементы И и элементы ИЛИ, причем выходы первых трех старших разрядов регистра результата подключены к соответствующим входам блока анализа разрядов, выход которого подключен к первому управляющему входу регистра результата, второй управляющий вход которого подключен к управляющему входу блока анализа разрядов, к пятому входу устройства и к первому входу регистра сдвига, выход которого подключен к первому входу сумматора сомножителей, второй и третий входы которого подключены к вторым выходам регистров множимого и множителя, третий управляющий вход которого подключен к выходу первого дополнительного элемента И, к второму управляющему входу сумматора результата, первому входу первого и второго элементов ИЛИ, вторые входы которых подключены к выходу второго элемента И, выходы сумматора сомножителей подключены соответственно к входам регистров множителя и множимого, третий управляющий вход которого подключен к выходу второго дополнительного элемента И и к первому входу третьего элемента 11 ЛИ, второй вход которого подключен и выходу первого элемента И, а выход подключен и первому управ ляюшему входу регистра сдвига, второй уира ляющий вход которого подключен к выходу в 1 о рого элемента ИЛИ и к управляющему входу лмматора сомножителей, выход первого элемента ИЛИ подключен к управляющему входу сумматора результата, первый вход устройства подключен к первому входу четвертого элемента 11 ЛИ, второй вход которого подключен к третьему входу устройства и к первому входу первого дополнительного элемента И, второй вход которого подключен к шестому входу ус 1- ройства, седьмой вход которого подключен к первому входу второго дополнительного элемента И, второй вход которого подключен к первому входу устройства, выход четвертого элемента ИЛИ подключен к третьему управляющему входу регистра результата.Источники информации, принятые во внимание при экспертизе:1. Патент США М 3192366, кл. 235 в 64 ,1970,2, Авторское свидетельство СССР Хе 451079, кл. 6 06 Г 7/39, 1973.603989 Составитель В.Жуков ехред О. Луговая Коррект ираж 826 Подпис. Гри о ов ССС НИИПИ Государственного коми по делам изобрете 3035, Москва, Ж-З 5, Р Филиал ППП Патент, г.едактор Е. Гончар аказ 2089/40 ета Совета Мннист ий и открытий аугискан наб., д. 4 жгород, ул. Проект