Цифровой фазовый дискриминатор

(6 олнительное к авт. саид-ву Заявлено 170175 (21) 2100 б 38/2исоедииением заявкиу) М. Кл.2С 01 Я, 25/0408 С 19/22 23) Приоритет43) Опубликовано 150478. Бюллетень14 оеударвтвонныЯ номнтвСовета Мнннотрон СССРпо,донам нзобрвтеннЯн отнрытнЯ(45) Дата опубликования исания 290378 вторизобретен ин Заявитель 4) ЦИФРОВОЙ ФАЗОВЫЙ ДИСКРИИИИРТО Известен также цифровой Фазовый дискриминатор, содержащий два формирователя опорного и измеряемого сигналов Н,генератор эталонных импульсов, под- Ю ключенные раздельно ко входам формирователя мерного интервала, один выход которого соединен со входом счетчика, второй - со входом счетчика-делителя, регистр памяти, выход которого 2 соединен с первым входом коммутатора выходного сигнала, регистр опорного чиола,"подключенный своим выходом ко Второму входу счетчика, узел анализа с прямым и инверсным выходами, первый ЗО тем, что в предлавведены дешифратор, ду с выходом счетИзобретение относится к радиоизмерительной технике и предназначено для различных видов Фазовых и временных Измерений при наличии единичных слуЧайных возмущений (помех) в канале измерения,Известен цифровой фазовый дискримй натор, предназначенный для измерений фазовых сдвигов сигналов при наличии помех в измерительном канале, в котором, в случае подавления полезного сигнала помехами, на выход устройства поступает предыдущее измеренное значе ние Фазового сдвига измеряемого.сигНала 1 . вход которого соединен с выходом формирователя измеряемого сигнала 12.На выход устройства поступает значениепредыдущего измеренного значения фа зового сдвига информационного сигнала,когда в результате воздействия помехв измерительном канале полезный сигналлибо подавляется, либо внутри одногоинтервала измерения, равного периоду 0 опорного сигнала, появляется несколько сигналов, среди которых невозможно выделить полезный.Замена недостоверного измерения,получившегося в результате воздейст вия помех, предыдущим измеренным значением фазового сдвига, справедливая.при достаточно большом интервалекорреляции между соседними значениями(выборками) измеряемого сигнала, приводит к снижению точности измерения,причем погрешность измерения возрастает с уменьшением интервала корреляции между выборками измеряемого сигнала.5 Целью изобретения является повышение точности измерений при наличииединичных помех.Это достигаетсягаемое устройствосоединенный по вхочика-делителя, а по первому выходу -с четвертым входом формирователя мерного интервала, со вторым входом узлаанализа, со входом регистра опорногочисла, по второму выходу - с первымивходами введенных первой и второй .схем И, которые вторыми входами раздельно соединены с прямым и инверснымвыходами узла анализа, а выходами -раздельно с двумя входами введенноготриггера, причем выход схемы И, соеди- ненный с инверсным выходом узла, анализа, соединен с 1 единичным входомтриггера, единичный и нулевойЬыходы которого соединены соответствеино с третьим и четвертым входами коммутатора выходного сигнала, при этомфединичныйф выход триггера дополнительно соединен с первыми входамивведенных третьей и четвертой схем И,второй вход одной из которых соединен 20с выходом регистра памяти, а второйвход другой соединен с выходом счетчи)- ка и одновременно со входом введеннойпятой схемы И, второй вход которой СОЬдинен со Вторым выходом дешифратора, 25третий вход - с прямым выходом узлаанализа, а выход соединен со входомрегистра памяти, а также введен сумматор, два входа которого раздельноподключены к выходам третьей и четверт 30той схем И, а выход соединен со входом введенного делителя на два 1,выход которого соединен со вторым вхо"дом коммутатора выходного сигнала,соединенного пятым входом с третьим :выходом дешифратора. На чертеже показана блок-схема ци- рового фазового дискриминатора, содержащая формирователь измеряемого 40 сигнала 1, формирователь опорного сиг нала 2, генератор эталонных импульсов 3, формирователь мерного интервала 4, состоящий из двух статических триггеров 5, б и двух логических эле ментов И 7, 8, узел анализа 9, состоящий из счетного триггера 10, двух ста,- тических триггеров 11, 12, логического элемента И 13 и логического элемента НЕ 14,.логические элементы И 15, 16, триггер 17, дешифратор 18, счетчик-делитель 19, логический эЛемент И 20, сумматор 21, логический элемент И 22, регистр памяти 23, логический элемент И 24, счетчик 25, реГистр опорного числа 26, блок 27 с коэффициентом передачи 1/2, коммута. тор выходного сигнала 28, состоящий из двух логических элементов И 29, 30 и логического элемента ИЛИ 31.Поступающий на вход устройства из меряемый сигнал преобразуется в формирователе 1 в последовательность импульсов, фазовый сдвиг которых равен фазо 6 ому сдвигу реального измеряемого сигнала. Аналогично в формИрователе 2 б 5 м" опорный сигнал с периодом То преобразуется в последовательность синхроимпульсов с тем же периодом.Очередной информационный импульс с выхода формирователя 1 устанавливает триггер 5 формирователя 4 в состояние 1, и импульсы с генератора 3 через логический элемент И 7 поступают на вход счетчика 25, Число их :равногде- частота эталонных импульэтьов на ввходе генератора 3,И "-Т -дТ, здесь ьС - временной инИ Отерзал, пропорциональный фазовому сдв)агу измеряемого сигнала.Одновременно, очередной информационный импульс поступает на счетныйвход триггера 10 узла 9 и импульс переноса с его единичногоф плеча.Устанавливает триггер 11 в состояние1При этом на выходе элемента И13 (прямой выход узла Э) устанавлиВается единичныйф потенциал, таккак на его.входы поступают одновременно единичные потенциалы с единичного выхода триггера 11 и с нулеВого выхода триггера 12. На выходе элемента НЕ 14 (инверсный выход узла 9),устанавливается при этом нулевойпотенциал,При этом формируется разрешение на дходе элемента И 16 для установки ,(подтверждения) состояния 0 триггера 17 на перепись текущего значения фазового сдвига в регистр памяти 23,С приходом очередного опорного сигнала, синхроимпульс с выхода формирователя 2 устанавливает в состояние 1 ф 011 триггер 5, прекращая тем самым поступление импульсов в счетчик 25, а также устанавливает в состояние фф 1, триггер б формирователя 4, запуская тем самым счетчик-делитель 19.Число, сформировавшееся в счетчике 25 имеет видгде Яо - поправка, введенная в счетчик 25 перед измерением, равнаяОИсхОДЯ иэ тогО у чтО Кц ут ь 7 д 4 (т -.ьъ) Величина м оказывается равэт Оной. ММ, -Ка УР ) то есть пропорциональной реальному фа эовому сдвигу измеряемого сигнала.Импульс с третьего выхода дешифратора 18 опрашивает регистр 23, и через элемент И 30 коммутатора 28 содержийое регистра памяти, записанное туда в предыдущем такте работы устройства,выдается на выход.Импульс со второго выхода дешифра-,тора 18 переписывает через элемент И;24 содержимое счетчика 25 в регистр 23я устанавливает триггер 17 в состояние 0 (в данном случае подтверждает его предыдущее состояние).Импульс с первого выхода дешифратора 18 устанавливает в исходное(нулевое) состояние триггеры узла 9, переписывает поправку Юо из.10регистра 26 в счетчик 25 и устанавли-вает в 0 ф триггер 6 Формирователя 4,разрешая тем самым проведение следую)цего замера.Каждый раз на выход устройствавыдается не текущее значение замера,Формирующееся в счетчике 25, а значение предыдущего замера, хранящеесяв регистре 23,В случае. пропадания информационного импульса, на счетный вход триггера 10 узла 9 ничего не поступит ина его выходах не будут формироваться.на выходе элемента И 13 (прямой выходУзла 9) сформируется потенциал нуля, а на выходе элемента НЕ 14(инверсный выход узла 9) - единичныйф потенциал. 30В случае появления нескольких 1 информационных импульсов на текущем ин.тервале измерения, на счетный входтриггера 10 поступит несколько импульсов, первый из которых сформирует импульс переноса с единичного 1 плечатриггера 10, который, в свою очередь,установит триггер 11 в состояние 1,Второй импульс по входу триггера 10сформирует импульс переноса на его 401 нулевомф плече, который установитв состояние 11 ф триггер 12, Припоступлении каждого следующего импульса состояние триггеров 11 и 12 будетоставаться неизменным и лишь поочередно будет подтверждаться,В итоге оба триггера 11 и 12 установятся в единичное состояние,что приведет, как и в случае пропадания информационного импульса,.кпоявлению на выходе элемента И 13 потенциала нуляф, а на выходе элемен.та НЕ 14 - потенциала единицы.Таким образом, в случае возникновения недостоверного замера на прямомвыходе узла 9 появляется потенциал 55нуляф, запрещающий с помощью элемента И 16 установку в нуль триг,гера 17, а на инверсном выходе узла 9формируется потенциал разрешения назапись через элемент И 15 единичного состояния в триггер 17.С приходом очередного опорного сигнала на вход счетчика-делителя 19 начинают поступать импульсы с гейератора 3, и импульс с третьего выхода де айфратора 18 опросит регистр 23 и на выход устройства поступит предЫцущее измеренное значение фазового сдвига.Импульс со второго выхода дешифратора 18 установит триггер 17 в единичноесостояние, при этом с единичного плеча три.гера 17 на вход элемента И 29 комиутатора 28 поступает разрешающий потенциал, подготавливающий выдачу информации в следующем ( 1 +1)-м такте с сумматора 21. Перепись текущего недостоверного ( -го значения фазового сдвига из счетчика 25 в регистр 23 через элемент И 24 блокируется нулевым потенциалом с прямого выхода узла 9 и значение предыдущего фазового сдвига Мхранится в регистре 23 до следующего . +1) такта. Импульс с первого выхода дешифратора 18 возвращает узел анализа 9 в исходное состояние, вводит в счетчик 25 поправку из регистра 26 и подготавливает формирователь 4 к очередному замеру.По окончании формирования (ь +1)-го (достоверного) замера на прямом выходе узла 9 сформируется единичный потенциал, разрешающий установку 01 триггера 17 и перепись числа Ы +1 в регистр 23. При этом черезэлементы И 20 и 22, открвтые разрешающим потенциалом с фединичного. плеча триг гера 17, сформированным в предыдущем-м такте, на выход сумматора 21 поступают коды Ииз регистра 23 и К,. из счетчика 25. На выходе сумматора 21 появляется число, равноеИ=И, +у,Импульс с третьего выхода дешифратора 18 перепишет на выход устройства через открытый элемент И 29 коммутатора 28 выходной код сумматора 21 через блок деления на два 1 27, При этом на выходе устройства сформируется числоМ;,. ФЪ;быкоторое представляет собойвычисленное значение (-го фазового сдвига.Импульс со второго выхода дешифра; тора 18 перепишет очередной результа измерения (,М;+1) из счетчика 25 через открытый потенциалом разрешения с прямого выхода узла анализа 9 элеМент И 24 в регистр 23 и установит триггер 17 в состояние О.Импульс с первого выхода дешифратора 18 подготовит устройство к следующему такту измерения, по окончании Которого число В+1 будет переданона выход.Таким образом, в предлагаемом цифровом фазовом дискриминаторе информация о текущем измерении выдается на выход с задержкой на один такт его. филиал ППП Патент, г. Ужгород оектная,работы. Это позволяет использовать данное время для вычисления значения фазового сдвига при наличии недостоверного замера порезультатам предыдущего и последующего достоверных замеров,что значительно повышает точность измерений,формула изобретения10 Цифровой фазовый дискриминатор, содержащий два Формирователя опорного и измеряемого сигнала и генератор эталонных импульсов, подключенные раздельно ко входам Формирователя мерно го интервала, один выход которого,соединен со входом счетчика, второй - со входом счетчика-делителя, регистр памяти, выход которого соединен с пер" вым входом коммутатора выходного сиг нала, регистр опорного числа, подключенный своим выходом ко второму входу счетчика, узел анализа с прямым и инверсным выходами, первый вход которого соединен с выходом формирователя измеряемого сигнала, о т л и ч а ющ и й с я тем что с целью повышения точности измерений при наличии единичных помех, в него введены дешиФратор, соединенный по входу с выходом счетчика-делителя, а по первому выходу - с четвертым входом формирователя мерного интервала, со вто-, рым входом узла анализа, со входом регистра опорного числа, по второму выходу - с первыми входами введенных первой и второй схем И, которые вторыми входами раздельно соединены с прямым и инверсным выходами узла анализа, а выходами - раздельно с двумя входами введенного триггера, причем выход схемы И, соединенной с инверсным выходом узла анализа, соединен сединичным. входом триггера, единичный и нулевой выходы которогф соединены соответственно с третьим и четвертым входом коммутатора выходного сигнала, при этом единичный" выход триггера дополнительно соединен с первыми входами введенных третьей и четвертой схем И, второй вход одной из которых соединен с выходом регистра памяти, а второй вход другой соединен с выходом счетчика и одновременМо с входом введенной пятой схемы И, Второй вход которой соединен совторы выходом дешифратора, третий вход - с прямым выходом узла анализа, а выход соединен с входом регистра памяти, а также введен сумматор, два входа которого раздельно подключены к выходам третьей и четвертой схем И, а выХод соединен со входом введенного делителя на .два, выход которого сое ахинеи со вторым входом коммутатора вы ходного сигнала, соединенного пятым входом с третьим выходом дешифратора.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР Р 375670, кл. З 08 С 19/22, 1971.2, Авторское свидетельство СССР Р 465647, кл. 9 08 С 19/12, 1973.