Цифровой функциональный преобразователь

(23) Приоритет43) Опубликовано 25 осудерстеенный комитетСовете Мнннстрое СССРоо делам нзобретаннйи отнрытнй 78. Бюллетень 1 УДК 681,З 25(71) Заявите 54) ЦИФРОВОЙ ФУНКЦИОНЛ ЛЬНЫЙ ПРЕОБРАЗОВЛТЕ Пре бластмож анныхемах у изобрет я цифровойодержа- льных атуры брете упрош ъем ап я - повышение быстр Цель изйствия иЭто дос е устройства. тем, что в предложе выход регистра сдвым входом второго и ига зовател со вто ном преоб га соедин маторов-вь ом четвертого сервый выход вт первым вхочитателей,25 тельного р го накопи- вторым в ды перво-вы читадами с го, вт оединеп гис длагаемое устройство относится к и цифровой вычислительной техники т найти применение в специализироарифметчческих устройствах и сисавтоматического управления,Известны устройства дпя извлечения квадратного корня, содержашие, регистры, сумматоры, дискриминаторы и блоки формирования констант 11Недостаток этих устройств - относительно низкое быстродействие и сложность реализации.Наиболее близким к предложенномнию по технической сущности являетсфункциональный преобразователь, сший блок управлениятри накопитерегистра, первые входы которых соединены с первым, вторым.и третьим выходами блока управления соответственно регистр сдвигавход которого соединен с четвертым выходом блока управления,четыре сумматора - вычитателя дискриминатор знака, выхо/ды которого соединены с управляющими вхоумматоров-вычитате лейвыхоорого и третьего сумматоров телей соединены с вторыми входами соответствуюших накопительных регистров; первыевыходы первого и третьего накопительныхрегистров соединены с первыми входами соответствующих сумматоров-вычитателей, авторые выходы этих накопительных регистров соединены с первым и вторым входамидискриминатора знака соответственно, второй выход второго накопительного регист- О. ра соединен с первым входом второго сумматора-вычитателяблок формирования констант,вход которого соединен с пятым выходомблока управления, а выход - со вторымвходом первого сумматора-вычитателя Я 2, 5 Недостаток такого устройства - низкоебыстродействие и относительно большойдом четвертого сумматора-вычитате ля, выход которого соединен со вторым входомтретьегосумматора-вычитатепя,На чертеже изображена блок-схема цифрового функционального преобразователя 5Цифровой функциональный преобразовательсостоит иэ одноразрядных сумматоров-вычитатепей 1-4 комбинационного типа, накопительных регистров 5-7, регистра 8 сдвига,блока 9 формирования констант, дискримина тора 10 знака и блока 11 управления, Выходы сумматоров-вычитатепей 1,2, и 4 соединены с информационными входами накопительных регистров 5-7 соответственно, авыходы поснедних соединены с первыми 15входами указанных сумматоров- вычитате пей.Второй выход накопительного регистра 6соединен со вторым входом сумматора-вычитателя 3, выход которого соединен совторым входом сумматора-вычитатепя 14. 10Выход регистра 8 сдвига соединен с первыМвходом сумматора-вычитатепя 3 и вторымвходом сумматора-вычитатепя 2. Выход блока9 формирования констант соединен с входом сумматара-вычитателя 1, Вторые (знаковые) выходы накопительных регистров 5и 7 соединены с входами дискриминатора10 знака, Первый выход последнего соединен с управляющим входом сумматора-вычитателя 1, второй выход - с управляющими 30входами сумматоров-вычитатепей 2 и 3,третий выход - с управляющим входом сумматора-вычитатепя 4. Входы накопительныхрегистров 5-7, регистра 8 сдвига и блока9 соединены с выходами блока 11 управпе- З 5ния, Блок 9 формирования констант выпол-нен, например, в виде одностороннего запоминающего устройства или регистра сдвига.О+1)Он генерирует на выходе константы вида 2где ф -номер итерации, Первый выход 0накопительного регистра 6 выполнен от выхода предпоследнего разряда регистра.Дискриминатор 10 знака состоит из погических элементов и триггера. Блок 11 управления состоит из генератора тактовых45импульсов, счетчика, распределитепя и логических элементов, Входами устройстваявляются: вход, накопительного регистра 5дпя аргумента с, вход регистра 8 сдвигадля аргумента Х в первом цикле вычисления и для аргумента Б во втором циклевычисления. Выходом устройства являетсявыход накопительного регистра 5.11 ифровой функциональный преобразователь работает следующим образом.Первоначально регистры 5-8 и блок 9устанавливаются в нулевое состояние. Впервом цикле вычисления в накопительныйрегистр 5 в параллельном двоичном кодеподается значение аргумента У, в регистр60 8 сдвига - значение аргумента Х. Каждый цикл вычисления состоит иэ й итераций, где 3-число разрядов аргумента, Ячейки, состоящие из накопительных регистров 5,6 и 7 и сумматоров-вычитателей 1,2 и 3,4, в каждой итерации работают параллельно.Разностно-итерационный алгоритм; реализуемый в предложенном устройстве, основан на представлении любого двоичного числа в виде ряда;Уо,.(+ у,. ырра+с с,р 31 т где СЦ= +1, - 1 зависит от процесса слежения за приближением .определенной величины к заданному аргументу.В первом цикле вычисленияпроизводится приближение величиныУ к заданному аргументу У, т.е, выполняется решение уравнения У, У =О, а затем вычисляются функции ХУйо следующей системе рекуррентных соотношений;0 1 Ц =Ут =О. а (0 +с с+със"ч-(У 2ссфб мдХ 7, =ю +(.)+О+с);3+1 +с 3 с 3щХВо втором цикле вычисления производится приближение квадрата величиньгЦ ,умс.с 9 ноженное на третий аргумент Ь,к величинеХУ, полученной в первом цикле вычисления, т.е. выполняется решение управления ХУ -ЬО + = О по следующей систеж3.рекуррентных соотношений:ц,=с ц. =ц +,.-(с) т ХЛ3+с3 Чс ) а дно=о щ =ХУ-Ю. =со - т-Ь 2-с+с)3+1 ,1+ст 3у,Я, ср.(+с 1(+ 1 трИ СОЪТаким образом, в конце второго циклавычислений получается требуемая функция.Структура алгоритмов первого и второгоциклов одинакова, за исключением начальных условий и знаков в первом и третьемсоотношениях.Первое рекуррентное соотношение алгоритма реализуется в накопительном регистре 5, сумматоре-вычитателе 1 .и блоке 9 формирования констант. Второе соотношение реализуется в накопительных регистрах 6,8 и сумматоре-вычитателе 2, Третье соотно 5265Цифровой функциональный нреобрезоватець,содержащий блок управления, три накопительных регистра, первые входы которыхсоединены с первым, вторым и третьим выходами блоке управдения соответственно, регистр сдвига, вход которого соединен с четвеотым выходом блока управления, четыре сумматора - вычитатедя, дискриминатор знака, выходы которого соединены с управляющими входами сумматоров-вычитатедей, выходы первого, второго и третьего сумматоров-вычитателей соединены со вторыми входами соответствующих накоцитедьных регистров, первые выходы первого и третьего накопительных регистров соединены с первыми входами соответствующих- сумматоров-вычитатедей, е вторые выхопы этих накопительных регистров соеднцоны с первым и вторым входамц дискриминаторе знака соответственно, второй выход второго цекопитедьцого регистра соединен с первым входом второго сумматора-вычитателя, блок формирования констант, вход которого соединен с пятым выходом бнок шецие реализуется в накопительном реч истое 7и сумматорах-вычитателях 3 и 4. Величинаопределяется в дискриминаторе 10 познаку накопительного регистра 5 ддя первого цикла вычисдеция иди по знаку некопитедьцого регистра 7 ддя второго циклавычисления.цг.аждое соотношение вычисдяется после.- довательно залов тактов где тп 10 р тп 1- 1число дополнительных защитных разрядов Орегистров ддя компенсации погрешности усечения чисел при сдвиге, Б дюбой ,:.ой итерации с выходов бдокв 11 управдения выдается серия тактовых импудьсов, которые сдвигают содержимое регистров 5-8, подавая 15информацию га входы сумматоров- вычитетецей 1-4 Результаты адгебрецческог:. суммиооваци ь кажной итерации с выходовсумматоров-вычитатедей .1,2 и 4 записываются мпадшими разрядами вперед в осворождающиеся при сдвиге старипе разрядынакопительных регистров 5-7 соответственно и продвигаются к начаду этих регистров,Очередная константа вида 2 1+) свыхода блока О формирования констант подается не сумматор-вычитатель 1, где поразрядно суммиоуется иди вычитается ссодержимым регистра 5.3Величина Х 2 -+)с выхода регистра 8поразрядно суммирует:я (при Я.; = +1 ) 30иди вычитается (дри С, = -1) в суммагрторе-вычитатеде 2 с по;цвиццыл; значениемсодержимого накопитедьного регистра 6.Полное значение содержимого У регистра6 суммируется иди вычитается с содержимым регистра 8 в сумматоре-вычцтатеде 3.4 тст результат суммируется с содержимым( М ) накопитедьцого регистра 7 ь сумматоре-вычитатеде 4. Значение знаковогоразряда накопительного регистра 5 перепаетсч в дискриминатор 1 О, с первого ивторого выходов которого выдается очередное значение величины С, , При положительном значении содержимого регистра5=, при отрицательном значении .:-1,45С третьего выхода дискриминатора 10 выдается сигнад, определяющий сдожение повторому входу сумматора-вычитетедя 4,Посде выполнения ть итераций цикла в регистре 5 устанавливается нулевое значе 50ние (в пределах разрядчой сетки) в регистре 6 - произведение двух аргументов,сдвинутое на П+1 разрядов, в регистре 7 произведение первого аргумента на квадратъщ 2. 55второго, т. е, значение ХУ,Бо втором цикле вычисдения первоначально в регистрах 5,6 и 8 устанавдиваются нулевые значения, содеркимое регистра. 7 сохраняется прежним. В регистр 8 спвиьОга заносится двоичный коп значениятретьего яргул 1 ента Ь . Процессы вычисления в цервсл 1 и втором цикдах одинаковы, за исключением изменения знаков ведичнц 0 уп.уравдяюших режимом (сложение-вычитание) в сумматоре-вычцтетеде 1. С первого выхода дискриминатора 10 выдается отрицание значения величины Я., с второгозначецие ведичины й. , 1 третьего - сигацад, определяющий вычитание по второму входу сумметора-вычитатедя 4. Значение ведичины Ч, мредедяется по знаку содержимого накопительного регистра 7.После выполнения и итераций в накопительном регистре 5 устанавдивается значение искомой функции Ц=ЯУф; , в накопительном регистре 6 - эцечецие функции вДЯ (сдвинутое це 2 Ъ +1 разрядов), в цек цитедьном регистре 7 - нулевое значение.Бремя вычисления указанных функций равно в тактах Т= йлф 2 ит+1)+2 д 1,что зцачитедьцо меньше вычисления традиционными средствами,Параддедьно-посдедоватедьная структура предложенного цифрового функционадьцого преобразователя обладает простотой схемных решений из стандартных цифровых элементов и относительно высокой однородностью и регулярностью, что позволяет, исподьзуя возможности современной интегральной технодогии, изготовить это в виде одной интегральной схемы. Форму да изобретения599265 Составитель Р, Яворовскаяр Т. Загребельная Техред М. Борисова Корректор С, Шекма Заказ 1416/39 ЦНИИПИ Госуда 826 Подписноеитета Совета Министров СССбретений н открытийРаушская наб., д. 4/5 Тираж нного ком делам изо ва, )К,13035, Мос Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4 управления, а выход-.со вторым входом первого сумматора-вычитателя, о т и и ч а юш и Й с я тем, что, с целью повышениябыстродействия и упрощения устройства, внем выход регистра сдвига соединен со вторым входом второго и первым входом четвертого сумматоров-вычитателей, первыйвыход второго накопительного регистра соединен со вторым входом четвертого сумматора-вычн- атепя, выход которого соединенсо вторым входом третьего сумматора-выитателя.Источники информации, принятые во внимание при экспертизе1. фЗлектрика, 1966 т. 39 % 18,с. 30-38, рис, 22, Вопросы теории ЗПВМ, вып. 2,Киев, 1968, с. 25-40, рис. 2,