Интегральное запоминающее устройство

) Дополнительное к авт, сви 2) Заявлено 11,05.73 (21) 1919979/18- с присоединением заявки51) М. Кл. б 11 с 1140 авета Мииистров СССРпа делам изобретеиий и открытий 5, Бюллетень28 описания 14.10.75(71) Заявите 54) ИНТЕГРАЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО области вычисли ние эксплуаталогичности задостигается тем, что содержит дополнианзисторы, затворы ине управляющего с ым шилам дешифр - к шинам столбц предлагаемое усттельные управляюоторых подключеигнала, стоки - к атора столбцов, а ов матрицы накоЭто ойств щие тр ыкш ыходн стоки ителя Нарич мко сударствеккмк комитетПриоритет Изобретение относится ктельной техники.Известны интегральные запоминающие устройства, содержащие выполненную в изолированной области матрицу накопителя на МДП-транзисторах с изменяемым пороговым напряжением и дешифратор строк на МДП- транзисторах.Однако из-за необходимости коммутации дешифратором относительно высоковольтных сигналов усложняются разработка и изготовление схемы и снижается ее надежность. Кроме того, в таких устройствах используются МДП-транзисторы, имеющие одинаковые по знаку пороговые напряжения на их характеристиках перезаписи.Цель изобретения - улучшеционных характеристик и технопоминающего устройства. фиг, 1 показана принципиальная элеккая схема запоминающего устройства ью 16 бит; на фиг. 2 - характеристика перезаписи МДП-транзистора с изменяемым пороговым напряжением.Предлагаемое запоминающее устройство выполнено на одном полупроводниковом кри сталле. Оно содержит матрицу накопителя паМДП-транзисторах 1 - 16 с изменяемым пороговым напряжением, например р-канальных МНОП-транзисторах. Матрица на кристалле 1 размещена в изолированном кармане 17 и име ет выход 18 от подложки. Дешифратор столбцов матрицы состоит из четырех двухвходовых логических ячеек НЕ - ИЛИ, содержащих нагрузочные 19 - 22 и активные 23 - 30 транзисторы. Нагрузочные транзисторы подключе ны к шине питания 31, а активные - к шине32, Истоковые шины каждого из столбцов через управляющие транзистора 33 - 36 связаны с шиной 37 питания матрицы, а через дополнительные управляющие транзисторы 38 - 41 - 20 с выходными шинами дешифратора столбцови затворам транзисторов 33 - 36. Транзисторы 38 - 41 имеют общую затворимую шину 42.Стоковые шины каждого из столбцов подключены через транзисторы 43 - 46, объединенные 25 по затворам шиной 47, к шине считывания 48.Дешифратор столбцов и управляющие транзисторы находятся в изолированном кармане 49, имеющем вывод 50 от подложки, Дешифратор 51 строк, аналогичный дешифратору ЗЭ столбцов, также размещен в изолированном15 20 25 3кармане 52, имеющем вывод 53 от подложки. МДП-транзисторы дешифраторов и все управляющие транзисторы имеют тот же тип проводимости, что и транзисторы накопителя т. е. р-канальные Уь Уь У 2, У 2 и Хь Хь Х 2, Х 2 - адресные входы дешифраторов строк и столбцов соответственно. Устройство работает следующим образом.У МНОП-транзисторов с изменяемым пороговым напряжением характеристики перезаписи, представляющая собой зависимость величины порогового напряжения У от амплитуды напряжения на подзатворном диэлектрике при достаточно большой его длительности (например, 10 мсек) имеет вид петли гистерезиса (фиг. 2). Значениям +Пуп и - Ууп соответствуют сохраняющиеся продолжительное время величины пороговых напряжений Уо и Уо .Величина У о в зависимости от конструкции и технологии изготовления МНОП-транзистора может быть положительной (кривая А) либо отрицательной (кривая Б), но как правило, - отрицательная. Для нормальной работы необходимо, чтобы(+ /уп) " ( /уп) ) (+ /ун)( /ун) что обычно имеет место при(Пуп) - 30 в (Оун) 50 в.Стирание информации в матрице, как обычно, осуществляют подачей импульса +Ууп на выходе 18 подложки после отключения источников питания. При этом пороговые напряжения У, всех транзисторов матрицы становятся равными Уо,т, е. каждый транзистор матрицы переходйт в логическое состояние 1, Выборочную запись, например, в транзистор 1 матрицы осуществляют следующим образом. Выводы 32, 48, 53 шин и подложки заземляют, на выходы 18 и 50 и шины 37, 47 и 31 подают положительное напряжение /. Кна шину 42 - отрицательное напряжение, обеспечивающее отпирание транзисторов 38 - 41. На входы Уь У У 2, У 2 и Хь Х 2, Х 2, Х дешифраторов подают код адреса МДП-транзистора 1, так что в дешифраторе столбцов (в дешифраторе строк - аналогично) транзисторы 23 и 24 закрыты, а хотя бы один в каждой из пар транзисторов 25 - 26, 27 - 28, 29 - 30 открыт. Таким образом выбранный столбец матрицы, т. е. его истоковая и стоковая шины, оказываются изолированным от заземленного вывода шины 32, а истоковые шины всех остальных (невыбранных) столбцов заземлены через открытые транзисторы 25 - 30, 39 - 41.На шину питания дешифратора 51 строк подают отрицательный импульс напряжения величиной около /2( - 1/уп) -в и длительностью 300 - 600 мсек, При этом на шине затворов выбранной строки появляется отрицательный импульс с амплитудой около /2 Пуп, а на шинах затворов остальных (невыбранных) строк - около 0 в. Во время действия этого 30 35 40 45 50 55 60 65 отрицательного ими.лиса нод затворами транзисторов 1 - 4 образуются р-каналы. При этом р-каналы транзисторов 3 - 4 оказываются заземленными по истоковым шинам, а р-канал транзистора 1 изолирован от заземленной шины. Поэтому во время действия импульса к подзатворному диэлектрику транзистора 1 приложено напряжение величиной1 12 У" 2 а к подзатворным диэлектрикам остальных транзисторов матрицы - не более /2 Кп. Это приводит к тому, что величина порогового напряжения транзистора 1 становится равной Уо, пороговые напряжения остальных транзисторов матрицы остаются прежними и рав.Л.ными У ,т. е. только выбранный транзистор 1 переходит в логическое состояние О. Выборочное считывание осуществляют следующим образом.Выводы шин 32, 42 и выводы подложек 50 и 53 заземляют, На выводы шины 37 и подложки 18 подают отрицательное напряжение- (У,",)+2 в, если У )0, и заземляют их, если У+(О. Это обеспечивает смещение характеристики перезаписи в область отрицательных значений пороговых напряжений.На выводы шин 31 и 47 подают напряжение - 20 в, что обеспечивает отпирание транзисторов 19 - 22 и 43 - 46. На вывод шины 48 подают отрицательное напряжение - (Уо )+ +6 в, вследствие чего разность потенциалов между выводами шин 37 и 48 равна - 4 в. При такой комбинации потенциалов дополнительные управляющие транзисторы 38 - 41 заперты. Напряжение питания дешифратора 51 строк должно составлять(/о ) - (/о )- 6 в.2Благодаря этому обеспечивается на затворной шине выбранной строки наличие отрицательного потепциала, приблизительно равного по величине среднему значению между Уо и Уо. При наличии на входах дешифраторов кода адреса, например, транзистора 1, на затворной шине верхней строки потенциал равен(/о ) - Ро )- 2 в,2а для остальных строк - около 0 в. При этом транзисторы 23 и 24 закрыты, а хотя бы один из транзисторов 25 - 30 открыт, Это значит, что транзистор 33 открыт, а транзисторы 34 - 36 закрыты, по цепи: вывод шины 37 - транзисторы 33, 1, 43 - вывод шины 48 протекает ток, если МДП-транзистор 1 находится в состоянии логической 1, и ток отсутствует, если он находится в состоянии логического О. В цепях всех невыбранных столбцов ток не протекает, так как транзистопы 34 - 36 заперты,Итак, предлагаемая схема инвариантна к виду характеристики перезаписи М 1 П-транзистора, так как для се работы достагочно измерить значения У " и 0 характеристики перезаписи и выбрать по указанным выше формулам величины напряжений источников питания, не изменяя самой схемы устройства.Предмет изобретенияИнтегральное запоминающее устройство, содержащее матрицу накопителя на МДПтранзисторах с изменяемым пороговым напряжением, дешифраторы строк и столбцов и управляющие транзисторы, соединяющие шины столбцов накопителя с выходной шиной де шифратора, отличающееся тем, что, сцелью улучшения эксплуатационных характеристик и технологичности запоминающего устройства, оно содержит дополнительные управляющие транзисторы, затворы которых под ключены к шине управляющего сигнала, стоки подключены к выходным шинам дешифратора столбцов, а истоки - к шинам столбцов матрицы накопителя./аар Фиг 2 Составитель Р, ЯворовскаяТехред Л, Казачкова Корректор Т. Добровольская Редактор Т. Рыбалова Типография, пр. Сапунова, 2 Заказ 2511/20 Изд.1677 Тираж 648 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб д. 4/5