Устройство для синхронизации вычислительной системы

111 458829 ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ) М Кч б 061 15160 061 1/04 Государственный комитет Совета Министров СССР по делам изобретений 1,326.388.8) крыт(72) Автор изобретени Н, Радчен 1) Заявитель 4) УСТРО Й СТВО ДЛЯ СИ НХРО Н ИЗАЦИ И ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ2 Изобретение относится к области вычислительной техники.Известны устройства для синхронизации вычислительной системы, предполагающие наличие в системе единого генератора тактирующих импульсов,Однако при использовании известных устройств отсутствует программный переход на синхронную работу распределителей тактовых сигналов процессоров со сдвигом, определяемым рабочей программой системы, и не обеспечивается возможность синхронной работы двух процессоров с совмещением временных диаграмм приема кода в одном и выдачи кода в другом процессоре, т. е. невозможен межпроцессорный обмен информацией без промежуточного ее запоминания, что требует дополнительного оборудования. Кроме тото, известные устройства требуют много времени на вхождение в синхронизм.Цель изобретения - сокращение количества оборудования и уменьшение времени вхождения системы в синхронизм.Цель достигается тем, что в предлагаемое устройство введен блок программного задания сдвига, вход которого соединен с входом устройства, выходы подключены соответственно к первым входам схем управления, вторые входы, которых соединены с выходами соответствующих распределителей тактовых импульсов, выход каждои схемы управления подключен к входу соответствующего формирователя контрольчых сигчалов, первый вход каждого фазового дискриминатора подключен к выходу. соответствующего формирователя контрольных сигналов, вторые входы фазовых дискриминаторов объединены и подключены к выходу формирователя контрольных сигналов центрального процессора, а выходы через 10 схемы И, вторые входы которых соединеныс выходом генератора тактирующих импульсов, подключены соответственно к входам распределителей тактовых импульсов.При этом обеспечивается возможность иск лючения подачи тактирующих импульсов навходы распределителей всех процессоров системы кроме распределителя процессора, выполняющего функции программного управления синхронизацией в случае, если контроль ные сигналы, характеризующие состояния распределителей процессора, не совпадают во времени с контрольным сигналом центрального (управляющего) процессора. Величина необходимого сдвига одноименных тактов 25 центрального и управляемых процессоров задается блоком программного задания сдвига и схемами управления формирователями конт.рольных сигналов каждого из процессоров.На фиг, 1 приведена блок-схема предлагае мого устройства; на фиг. 2 - схема управ458829 Таблица 2 Х 1 ХЦ 10 20 25 30 35 40 45 Таблица 1 Управляющий сигнал Выход 29 26 25 28 27 50 55 60 65 Строб Строб Строб Строб Строб Строб Строб Строб 1,52637485, 16, 2738, 4 ления формирователем контрольного сигнала одного из управляемых процессоров; на фиг.3 - схема фазового дискриминатора,Предлагаемое устройство содержит распределитель тактовых импульсов 1 центрального (управляющего) процессора; генератор тактовых импульсов 2; распределители тактовых импульсов 3, 4 управляемых процессоров; схемы И 5, 6; фазовые дискриминаторы 7, 8; формирователи 9 - 11 контрольных сигналов; схемы управления 12, 13, 14 формирователями 9 - 11; блок 15 программного задания сдвига; вход 1 б устройства.Тактовые импульсы 17 - 24 и сигналы управления 25 - 29 поступают на соответствующие входы схемы (фиг, 2). Схема управления формирователем контрольного сигнала управляемого процессора содержит также выход 30, триггер 31, логические элементы И - НЕ 3245,Фазовый дискриминатор (фиг. 3) содержит логические элементы И - НЕ 46 - 50, входы 51, 52 и выход 53.Работу устройства можно рассмотреть на примере синхронизации центрального и первого управляемого процессоров. Пусть на,данном участке программы требуется обеспечение синхронной работы двух процессоров со сдвигом, равным половине рабочего цикла. Рабочий цикл процессора разбит на восемь тактов, формируемых распределителем сигналов. Блок 15 программного задания сдвига выдает сигнал управления 29, принимающий либо единичное, либо,нулевое значение.В первом случае формирователь 9 контрольного сигнала центрального процессора вырабатывает сигнал от такта 24 до такта 20, во втором - от такта 20 до такта 24. Кроме того, вырабатываются четыре сигнала управления синхронизацией для первого управляемого процессора (сигналы 25 - 28 на фиг, 2).В табл, 1 приведены данные о состоянии выхода формирователя. Контрольные сигналы центрального и первого процессоров поступают на вход фазового дискриминатора 7,. схема которого приведена на фиг. 3. В табл. 2 приведены выходные значения У сигнала .на выходе фазового дискриминатора при .возможных значениях входных сигналов Х 1 и Х 2, которые являются контрольными сигналами равной длительности. Выход дискриминатора управляет схемойИ 5 таким образом, что в случае несовпадения контрольных сигналов она блокируетподачу тактирующих импульсов на вход распределителя первого процессора,Поскольку вход распределителя первогопроцессора заблокирован, то к приходу следующего тактирующего импульса состояниераспределителя и выхода формирователя контрольного сигнала,не меняется, и если к этомувремени контрольный сигнал центральногопроцессора не изменил своего значения, топроисходит повторная блокировка входа распределителя,Таким образом, процессоры могут совместно функционировать лишь в случае совпадения контрольных сигналов, и, управляя формирогателем контрольного сигнала ведомыхпроцессоров, можно обеспечить, необходимуювеличину сдвига одноименных тактов распределителей.Управление синхронизацией центрального ивторого управляемого процессоров с помощьюсоответствующих сигналов управления происходит аналогично. Предмет изобретения Устройство для синхронизации вычислительной системы, содержащее распределители тактовых импульсов по числу процессоров в системе, фазовые дискриминаторы, формирователи контрольных сигналов, схемы управления, схемы И, генератор тактирующих импульсов, отличающееся тем, что, с целью сокращения оборудования и уменьшения времени вхождения в синхронизм, в него введен блок программного задания сдвига, вход которого соединен с входом устройства, выходы подключены соответственно к первым входам схем управления, вторые входы которых соединены с выходами соответствующих распределителей тактовых импульсов, выход каждой схемы управления подключен к входу соответствук)щего формирователя контрольных сигналов, первый вход каждого фазового дискриминатора подключен к выходу соответствующего формирователя контрольных сигналов,458829 Фцг 1 вторые входы фазовых дискриминаторов объединены и подключены к выходу формирователя контрольных сигналов центрального процессора, а выходы через схемы И, вторые входы которых соединены е выходом генератора тактирующих импульсов, подключены соответственно к входам распределителей тактовых импульсов.458829 ЮагЗ Составитель А. Жереноведактор И, Орлова Техред А, Камыщникова Корректор О. Тюрин каз 445/1 ОЦНИИ ПодписноеССР ипография, пр. Сапунова, 2 Изд.1044 Государственного по делам изо Москва, Ж.35