Устройство для контроля сигналов прерывания процессора

(51) ИЕ ИЗОБРЕТЕНСВИДЕТЕЛ ЬСТВУ И ВТОРСКО К ГОСУДАРСТ В Е ННЫ И КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(56) Микропроцессорные средства и системы, 1986, 1 ч. 1, с,7 Э.Авторское свидетельство СССР М 1 Э 04026, кл. 0 Об Г Й/00, 1985, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СИГНАЛОВ ПРЕРЫВАНИЯ ПРОЦЕССОРА 57) Изобретение относится к вычислительной технике и может быть применено при контроле блоков приоритетного прерывания и процессоров. Цель изобретения - по.Ж 1693606 вышение достоверности контроля. Устройство содержит регистры 1 и 2, блоки 3 - 5 дешифрации, блоки 6 и 7 контроля, регистр 8 маски, элементы ИЛИ 9 и 10, блок 11 парафазных элементов И, группу парафазных элементов ИЛИ 12, блок 13 сравнения, блок 14 элементов РАВНОЗНАЧНОСТЬ. Имеется также выход 15 неисправности устройства, выход 16 устройства для подключения к входу прерывания процессора, шина 17 процессора, группа контролируемыхх входов 18, Достоверность и надежность функционирования устройства повышается за счет использования блоков аппаратурного контроля и применения элементов, реализованных в парафазной логике. 2 ил.Изобретение с)тнасупсе к Вцчислительной техн)лке и макет бьггь .)ри 1 ененс) приконтроле блоков приоритетного прерце)ания и Г 1)эацессО 1 эав,Цель изобретенияповышение дос аверности контроля.14 а фиг,1 представлее а:хема предлагаемого устройства, на фи-,2 - схема блокасап 1 эяжения,Устройство (фиг.1) се)дер)ки) регистр)ы 1и 2, блски,3 - 5 дешлфрзции, блоки 6 и 7контроля, г)егистр Л маскк, элементы ИЛИ 9)и 10, блок 11 пара(4)азных злемен.ае И, Группу паоафаэь)ь)( З)1 ементо 1 ИЛИ 2, бл 01( 1 дсравнения, блок 14 элементов РАВНО 3 НАЧ Н ОСТ Ь, выхсд 15 неисправ 14 ости устоайства, ВЫХОД 1 о у(этэайсгва Дляподключения к Входу прэрьВания Г 1 эсЦесса 1 эа, шину7 Г 11 эацес:О 1:)а, груп пу ке) 1-)трат)и 1 эуем ы х Входа В 1(Я,алак сОп 1 эяжения 1)иГ,2) содер)ки Дешифрат(э) 19, элемнт " 2 О, Группу злем 8 НГОВ И 2,э качеств 8 б)1кэв б и 7 канть)оля,ка 1- рали 1 эуэщих текуцее знач 81)и 8 регис"- РОЕ), МОГУТ ЭЫТЬ )ИСОЛ ЬЗОВВН Ы )ЛЗВ(:;СТН Ыеустрайс)ваУстройства рабатае- эледующ)им абе)е)Зам,Уст)ай"тва Обесп 8 чиеает кс нтааль си 1- налав п 1 эерывания, пас Гуг 1 аОцих на Входы18, (Ота 1)ь)е ч 81 эез па 1)афаэные злем 8 егтыИЛИ 12 Г)оступа)ат на блс.к 13 сравнение "зталОнньМи знач 8 ниями, яаг)исаииыми Врегистре 2, Е:сли в каких-либо разоядах естьнесовпадение, то выда(:тсе) сипал на блок11, . Помощьа реп 4 стра "." Маскл осуществляется маскирование сиг 4 алав. сатсрые вданньй момен- не долж )ь пройти на выход16 устройства.Рег егга 1 абесг 8 игаПроведение самОГ 11 эаверки стрОЙС 1 Ва, ,. Зтай цельла В неГОзаписыВается кОд, имитирующий ГОступлеНИЕ)ИГНВЛОВ На ВХС)д 1 Я Паи Эта(л Эр(ЭВЕр,1 ется ааоотаспасОбность саэкдОГО 1)азрядаблокОВ 1 и 1 З, П 1 эЗна(ам паавильнй работы является г)аявление си).нала на выходе16,Ьлоки 35 Д 80 иф)аци) Для орГаниза ции и.)Оцедур записи, чтения инс)Ог)меции в (из) регистры 1,2 и 8 со стороны процессора Девцло)ратор 19 блска сопряжен я (эг)ределяет функциональный злемент, к кстараму в данный момент обращается поэцессор с командой записи или чтения. Псредство, блоков сапг)яжения процессор мажет контролиоовать состояние реглстрав 2,1 и 8, а также заносить в них новые значенияЬлоки 6 и 7 контроля (антралиру)от текушие значения регистрэв, и 8, Результат 5 10 15 29 ЗО 35 До 45О ;) 5 контроля через элемент ИЛИ 9 выдается на ВыхОД 15 неиспраВности уст 1 айства,Часть элементов устройства выполнено на основе г)арафазной логики, Гередача информации также осуществляется а пааафазнам коде. Для контроля этих элементов, а также для контроля передачи информации используется блок 14 элементов РАВНОЗНАЧНОСТЬ, осуществляющий фиксацию некодовых комбинаций на выходе парафазных элементов,Формула изобретения Устройство для контроля сигналов прерывания процессора, содержащее первый и второй регистры, регистр маски, первый элемент ИЛИ, первы)л, второй и третий блоки дешифрации и первцй блок контооля, причем адресные входы первого, второго и третьего блоков дешифрации подкл)очены к входу устройства для подключения к шине адреса процессора, стробирующие вцходь 1 первого, второго и третьего блоков дешифрации соединены с входами разоешения записи соответственно первого, второго регистров и р-гистра маски, входы записи первого, второго регистров и регистра масси обьединены и подключены к Входу устройства для подключения к Выходу записи процессора, инфармацланные входы первого и второго регистров, регистра маски подключены к входам-выходам устройства для подключения к шине данных г)роцессора, отличаю щеесятем,что,саелью повышения достоверности контроля, устройство содержи блок сравнения, группу парафазных элементов ИЛИ, блок элементов РАВНОЗНАЧНОСТЬ, блок парафазных элементов И, второй элемент ИЛИ, второй блок контроля, причем группа парафазных разрядных Выходов первого регистра соединены с пеовцми входами парафазных элементов ИЛИ груг)пц и первой группой г)ходов блока элементов РАВНОЗНАЧНОСТЬ, группа парафазных разрядных выходов второго регистра соединена с первой Г 8 уппой входов блока сравнения, группа выходов которага соединена с первой группой входов блока парафазных элементов И и второй группой входов блока элементов РАВНОЗНАЧ 14 ОСГЬ, третья группа входов которого соедлнена с группой парафазных выходов блока г)а рафазн ь)х элементов И, выходы результата первого и второго блоков контроля и выход,:. блока элементов РАВНОЗНАЧНОСТЬ соединены с соответствующими входами первого элемента ИЛИ. Выход соторога является выходом неисправности устройства, группа парафазчцх разрядных выходов регистра маскиоединена с второй группой входов блока