Аналого-цифровой преобразователь

Р 1), 447825ИЗОБРЕТЕН ИЯ Союз Советскни Соцналнстнцесва Респубпнк с/с 6нием заявки(22) Заявлено Р 13//02 с присоедин есудерстеенный нанитетСввете Инннстрае СССРпа делан изааретеннйи аткрытий(45) Дата опуб ания описания09.11.74 Водар, И.АЛигунов А.И.Воителев, ДЛ.М.Лукьянов 2) Авторы изобретения 1) Заявител54) АЕИЛОГООВОЙ ПРЕОБРАЭ Изобретение относится к области техники, занимающейся вопрсг сами разрабсски быстродействующих аналого=цифровых преобразователей с повышеннор достоверностью результатов преобразования,Известны аналого=цифровые преобразователи считывания, содержащие а =разрядный триггерный регистре выход которого соединен с дешидратором, а вход - с блоком поразрядной записи, блок из (2-1) сравнивающих устройств, который соединен с блоком эталонных ч овней и с первыми входами (2"-1 схем "И", и блок управления. днако в таких преобразователях могут возникнуть ошибки, значительно превышающие величину одного кванта из=за неоднозначности считывания.В аналого=цйфровых преобразователях считывания количество используемых сравнивающих устройств превышает число разрядов результирующего кода, что увеличивает вероятность сбоя или выхода из строякакогв=либо сравнивающего устройства, В этом случае в схемах преобразования унитарного кода в двоичный погрешность преобразованияможет достигать значительных вели.чин. Например, в схеме с выделени-=ем наиболее старшего из сработавших сравнивающих устройств при ихпоследовательном опросе ошибка О может достигать 1 ООЯ преобразуемойвеличины. Кроме того, в схеме поразрядного считывания может бытьзначительная погрешность преобразования, возникающая из=за сбоя 5 или отказа сравнивающего устройства.Предложенный аналого=цифровойпреобразователь отличается тем,что для повышения надежности ой о содержит мажоритарно элемент, ковходу которого подключены схемы"ИЛИ , а выход мажоритарного элемента подключен ко входу блока потоазРЯдной записи, и (2 п -1) схемтИЛЛне при этом каждый выход дешифратора соединен со входами трехи з этих схем ЧБИ", у которых выходы соединены со вторыми входами схем "Иф, а выходы этих схем Ип соединвнй со входами ФИЛИ" мажоритарного элемента.5На чертеже изображена схема предлагаемого преобразователя.В результате совместного действия преобразуемого аналогового сигнала 1 и эталонных сигналов сравнения, фоомируемых блоком эталонных уровней 2, на выходах сравнивающих устройств 5 образуется параллельный унитарный код. Выход-ныв сигналы сравнивающих устройств подаются на первые входы 2-1) схем "И" 5 блока считыван я Ф. На вторые входы этих схем подаются выходные сигналы устройства б выбора в блоке Ф группы из трех соседних схем "И". Это устроРство состоит из дешиФратора 7, осуществляющего преобразование й.=разрядного двоичного кода с выходов еуистра 8 в позиционный код и 2 -1) трехвходовых схем "ИЛ 1 Р 9. ричвм если на один из входов схемы 5 подсоединен выход сравнивающего устройства, имеющего тот же номер, что и схема 5, то на другой вход этой схемы йодсовдинен выход схемы 9 устройства б, на вход которой поданы выходы дешифратора 7, имеющие одноименный со схемой 5 номер, а также на единицу з меньший и больш 4 И номера. Таким образом, каждый из выходов дешифратора выбирает группу из трех соседних схем "И" в блоке Ф.Выходы этих схем индивидуально 4 О подсоединены ко входам трех схем "ИЛИ" 10. Причем к каждой из них подсоединены выходы схем фИф, имеющие соотве ственно номера 5 К, 5 К+ 4 1 и 5 К+2 (К"- целое число). Общее 4 число входов всех этих схем пИЛИП не превышает (2"-1). Выходы схем 10 индивидуально подсоединены на три входа мажоритарного элем нта 11, осуществляющего выработку выходного сигнала по числу наибольших совпадений сигналов на выходах, т.в. так называемый выбор -"два из трех". Сигнал с выхода элемента 11 подан на общий вход схем Ч 1" 12 блока 15 поразрядной записи в регистр 8.Блок управления 14, начиная работу по внешнему сигйалу 15, поступающему на вго вход от устройства более высокого ранга, вырабатывает сигнал установки всех триггеров регистра 8 в нулевое состоя 5 фдмА Этот сигнал поступает на об-щий вход схем фИЛИф 1 б блока 15, другой вход которых индивидуальйо подсоединен на нулевой вход триггеров регистра 8. Затем блок управления выоабатывает послеловатвльность тактовых сигналов общее число которых равно л 4. Сигнал первого такта устанавливаеттриггер 17 старшего разряда регистра 8 в единичное состояние. Врезультате этого после дешифрациикода регистра 8 в блоке Ф будутвыбраны схемы "И", на вход которых поступают сигйалы от сравнивающих устройств, эквивалентныхкодам, 2 "1+1 2 11Сигнал на выходе мажоритарного элемента 11 указывает на наличие либо отсутствие необходимостиустановки триггера старшего разряда регистра 8 в нулевое состояние во втором такте. Происходиттак называемое взвешивание. Вэтом же такте триггер 18 следующего за старшим разряда безусловно устанавливается в единичноесостояние. В зависимости от старшего разряда после дешифрации кода регистра выбирается новая троИка сравнивающих устройств, эквивалентная либо кодам 2 цл 2 2 +1и 2 -1, либо кодам 2" 1+22 л- Ф 1 и 2 лФ 2"-2 1 Эпроцесс будет повторяться до техпор, пока не будет законченовзвешивание самого младшего разряда (триггер 19) регистра 8.. ри таком способе преобразования унитарного кода в двоичныйв силу того, что в каждом тактеосуществляется выбор трех соседних сравнивающих устройств с последующим выделением "двух изтрех, выход из строя какого=либоодного из них не приводит к появлению дополнительноИ погрешности,превышающей величину одного кванта.Двйствит ельно если вел ичинавходного сигнала 1 такова, чтовыбранные сравнивающие устройствадолжны иметь единичное состояние,т.е. код 1 1 1, то выход из строялюбого из них йе повлияет на выходной сигнал мажоритарного элемента и, следовательно, на код,формируемый в регистре 8. Если жесравнивающие устройства должныиметь код 011, то легко увидеть,что выход из строя сравнивающего5 И 7825 устройства, которое должно быть в единичном состоянии, приведет к ошибке, не превышающей одного кванта, независимо от того, в каком такте считывания это сравнивающее устройство подключается к мажоритарному элементу.Выход из строя сравнивающего устройства, которое должно быть в нулевом состоянии, как и в первом 1 о случае приводит к ошибке в результате преобразования не превышающей одного кванта. Легко показать то же самое и для других кодов, которые должны формироваться на 1 Б выходах сравнивающих устройств: 000 и 001.Если же предложенные меры отсутазуют, неисправность сравнивающего устройства может привести к 20 ошибке в любом разряде, определяемом этим устройством. Йапример, при минимальном или максимальном входном сигнале и выходе из строя сравнивающего устройства, соответ ствующего коду Рстарший разряд регистра), погрешность результата преобрааования может составлять 50. Зто объясняется тем, что ложно записанная информация в зо старший разряд, например 1 вместо 0 или О вместо 1, не может быть скорректирована, если не принимать специальных мер.Таким образом, в предложенном з 5 преобразователе с рассмагренными взаимосвязями вновь введенных узлов исключается влияние на результат преобразования неправильноИработы любого сравнивающего устройства. При этом не зависимо отместа расположения этого сравнивающего устройства дополнительнаяпогрешность преобразования не может превышать величину одногокванта,ПРЕДМЕТ ИЗОБРЕТЕНИЯАналого=цифровой преобразователь, содержащии И =разрядный триггерный регистр, выход которого соединен с дешифратором, а входс блочном поразрядной зайиси, блок из 2 -1) сравнивающих устройств, который соединен с блоком эталонньу уровней и с первыми входами (2 -Ц схем "И", и блок управления, отличающийся тем, что, с целью повышения надежности, он содержит мажоритарный элемент, ко входу которого подключены схемы "ИЛ", а выход мажоритарного элемента подключен ко входу блока поразрядной записи, и (2"=1) схем ИЛ ", при этом каждый выход дешифратора соединен со входами трех из этих схем фИЛИф, у которых выходы соединены со вторыми входами схем "И", а выходы этих схем "И" соединенй со входами "ИЛИ" мажоритарного элемента..Ф 2 Тн 1) одисн в СС тент, Москва, Г.Б 9, Бережковская наб., 24 реднриитне г Изл, М ЦНИИ 11 И Государственного но делан нзо Москва, 1130оынтета Совета Мпнис етений и открытий , Раушская наб., 4