Устройство для умножения и деления напряжений

п 11 436362 ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистицескихРеспублик .. Кл. 6 06 д 7 ением заявкис прис осударотаенный коцит Совета Министров ССС по делаи иоооретенийи открытий Прио ето 15.07,74. Бюллетень26 53) 81,335 (088.8 публик икования описания 17.12,74 та опу, Родионов, Н, Т. Тренкин, А. А, и Ю. В, Каштанов 71) Заявите ОЙСТВО ДЛЯ УМНОЖЕНИЯ И НАПРЯЖЕНИЙН нальная ные дидельные буквами )ключи 7, блок9 - 16, , такто- нающий кциоемен2 отми ун фиг.наковьна фисодель-орементьтриггый за ржитганИер 19пом щее уравнение: решает сл х -и Изобретение используется в аналого-цифровых вычислительных машинах.11 звестно устройство, содержащее интеграторы, нуль-орган, блок сравнения, ключи, аналоговый запоминающий блок, логические элементы И, тактовый генератор. Вход перво. го интегратора через первый и второй ключи соединен с источниками первого и третьего входных напряжений соответственно, а вход второго интегратора через третий и четвертый 1 ключи соединен с источниками опорного и второго входного напряжений.Недостатком известного устройства является погрешность, обусловленная нестабильностью масштабных коэффициентов интегратора. 1Предложенное устройство от известного отличается тем, что с целью увеличения точности в нем вход нуль-органа соединен с выходом первого интегратора, а выход соединен через первый логический элемент И с нулевым 2 входом первого триггера, единичный выход которого соединен через второй логический элемент И с управляющими входами второго и четвертого ключей. Входы блока сравнения соединены с выходом второго интегратора и 2 источником опорного напряжения, а выход соединен через третий логический элемент И с нулевым входом второго триггера, единичный выход которого соединен через четвертый логический элемент И с управляющими вхо дами первого и третьего ключей,На фиг. 1 представленасхема устройства; на фиг,аграммы напряжений, (Надиаграммы обозначены одис соответствующими цепямиПредлагаемое устройство1 - 4, интеграторы 5 и 6, нсравнения 8, логические элтриггеры 17 и 18, счетныйвый генератор 2 О и аналоговблок 21,Устройство едую Выходное напряжение Ь,х снимается с аналогового запоминающего блока 21.При таком схемном решениистройства положительный эффект достигается за счет двухтактного (компенсационного) интегрирования входных сигналов, причем интеграторы поочередно выполняют функции генератора опорных временных интервалов, определяющих длительность соответствующего такта, Длительность опорных интервалов находится в такой зависимости от масштабных коэффициентов интеграторов и входных напряжсний, что в результате масштабные коэффициенты интеграторов сокращаются и полностью устраняется зависимость от них выходного напряжения, Это снижает погрешность устройстT,= -Кв ва умножения и деления и упрощает его схему и консгрукцню, так как позволяет использовать интеграторы с ьестаоильными масштаоными коэффициентами,огическ я час ь устройства, состоящая из элемензов и 1 9 - 16 и триггеров 17 - 9 функциональной схемы, в соогветствии с сигналами, получаемыми от тактового генератора 20, нуль-органа 7 и блока сравнения 8, выраоатывает последовательность импульсов, управляющих режимом раооты аналоговой части устройсгва, включающей в себя ключи 1 - 4, интеграторы 5 и б и олок 21 функциональной схемы.Полный рабочий цикл устройства занимает интервал времени (г 7 - ) и включает в себя два такта интегрирования Т и 12. Циклы следуют один за другим так, что конец предыдущего г 7 является началом последующего 1.В начале каждого цикла в течение интервала времени ( - 1) сигналами тактового генератора 20 и логического элемента И 13 (кривые а иинтеграторы 5 и б устанавливаотся в исходное нулевое состояние (кривые 1 и т). Ключи 1 - 4 находятся в разомкнутом состоянии.В момент времени 12 управляющий сигнал с логического элемента И 12 (кривая л) переводит ключи 1 и 3 в замкнутое состояние. Начинается первый такт интегрирования Ть в течение которого ключи 1 и 3 подключают входы интеграторов 5 и б (кривыеи 1) к источникам входного У, и опорного Уо напряжений соответственно. Длительностьпервоготакта определяет интегратор б, Его выходное напряжение (кривая т) в интервале времени (6 в ) линейно изменяется.В момент времени 1 е линейно-изменяющееся напряжение по модулю становится равным напряжению Уо, и срабатывает блок сравнения 8, на второй вход которого также подано напряжение Уо. По сигналу из блока сравнения 8 (кривая п) логическая часть устройства переводит ключи 1 и 3 в разомкнутое состояние (кривая й). На выходе интегратора б момент времени 1, фиксируется напряжение 1 о (кривая т).Таким образом, длительность первого такта интегрирования Т= (1 з - 12) зависит только от масштабного коэффициента Ке интегратора 6: Так как в течение интервала Т, интегратор 5 интегрировал напряжение Уь то в момент времени 1 з при размыкании ключа 3 на выходе интегратора 5 фиксируется напряжение (кривая 1).В течение интервала времени (1 е - 1) сигналом тактового генератора 20 (кривая а) интегратор б устанавливается в исходное нулевое состояние (кривая т).В момент времени 1 е управляющий сигнал с логического элемента И 10 (кривая е) 5 10 15 20 25 30 40 45 50 55 60 65 переводит ранее разомкнутые ключи 2 и 4 в замкнутое состояние. Начинается второй такт интегрирования Т в течение которого ключи 2 и 4 подключают входы интеграторов 5 и б (кривыеи 1) к источникам входных напряжений (1 е и У, соответственно. Длительность второго такта определяет интегратор 5. Так как напряжение Уе на входе интегратора 5 имеет полярность, противоположную полярности напряжения Уь то выходное напряжение интегратора 5 (кривая 1) в интервале времени (1 е - 1 е) уменьшается по линейному закону.В момент времени е линейно-изменяющееся напряжение переходит через нуль, и срабатывает нуль-орган 7. По сигналу нуль-органа 7 (кривая Й) логическая часть устройства переводит ключи 2 и 4 в разомкнутое состояние (кривая е). На выходе интегратора 5 фиксируется напряжение, близкое к нулю (кривая /).Таким образом, длительность, второго такта интегрирования Т 2= (1 е - 1 е) равна.У,Уе КеТак как в течение интервала Т 2 интегратор 6 интегрировал напряжение У 2, то в момент времени 1 е при размыкании ключа 4 на выходе интегратора б фиксируется напряжение (кривая т), равное:1 вых -- . в з КвПодставив в это уравнение значение Т 2, получим:У, Ув1 вых -УзИз этого уравнения видно, что выходное напряжение устройства зависит только от входных напряжений и не зависит от масштабных коэффициентов интеграторов 5 и б.В течение интервала времени (17 - 1 е) управляющий сигнал с логического элемента И 16 (кривая д) устанавливает аналоговый запоминающий блок 21 в режим запоминания НанрЯжЕНИЯ Увых С ВЫХОДа ИитЕГратора 6 (кривая т).Напряжение, запомненное в аналоговом запоминающем блоке 21, корректируется в следующем рабочем цикле.Таким образом, выходная величина устройства так же, как и входные величины, представляется в виде непрерывного медленно изменяющегося напряжения,В течение некоторой части рабочего цикла сигналы на выходах нуль-органа 7 и блока сравнения 8 могут быть неопределенными (заштрихованные части кривых й и а). Это объясняется тем, что при выходном напряжении интегратора 5, близком к нулю, состояние нуль-органа 7 определяется случайными факторами - флуктуациями и дрейфом нулевого уровня, Также неопределенно состояние блока сравнения 8 при близкой к нулю разности между выходным напряжением интегратора би опорным напряжением Уо. Логическая часть исключает сбои в работе устройства, обусловленные этими факторами, н формирует управляющие сигналы, последовательность которых определяется сигналами тактового генератора 20 и счетного триггера 19 (кривые а и Ь),С помощью логических элементов И 14 и 9 триггер 17 устанавливается в состояние с=1 в момент времени 1 з при равенстве а/х Ь =1, и переворот его в состояние с=О происходит только в интервале времени (й - 15) по первому сигналу нуль-органа 7, при котором выполняется равенство А/Ь =1 (кривые а, Ь, с и Ф). С помощью логических элементов И 15 и 11 триггер 18 устанавливается в состояние д=1 в момент времени 15 при равенстве а / Ь= 1, и переворот его в состояние д=0 происходит только в интервале времени (14 - 1,) по первому сигналу и блока сравнения 8, при котором выполняется равенство Ь / и = 1 (кривые а, Ь, д и п), Логические элементы И 10, 13, 16 и 12 формируют управляющие сигналы в соответствии с уравнениями:е = Ь /, с, 1 = а /х Ь, д = а / с, Ь - Ь /х д. Предмет изобретенияУстройство для умножения и деления напряжений, содержащее интеграторы, нуль-орган, блок сравнения, ключи, аналоговый запоминающий блок, логические элементы И, тактовый генератор, причем вход первого интегратора через первый и второй ключи соединен с источниками первого и третьего вход- ных напряжений соответственно, а вход второго интегратора через третий и четвертый ключи соединен с источниками опорного и второго входного напряжений, о т л и ч а ю щ е е с я тем, что, с целью увеличения точности, в нем вход нуль-органа соединен с выходом первого интегратора, а выход соединен через первый логический элемент И с нулевым входом первого триггера, единичный выход которого соединен через второй логический элемент И с управляющими входами второго и четвертого ключей; входы блока сравнения соединены с выходом второго интегратора и источником опорного напряжения, а выход соединен через третий логический элемент И с нулевым входом второго триггера, единич ный выход которого соединен через четвертый логический элемент И с управляющими входами первого и третьего ключей.436362 6 7 7ц у Ту ПодписноеСССР Тираж 624Совета Министоткрытийя наб д. 4/5 каз 3308/1 ИИПИ Редактор Е. Семано оставитель Г. Усовхред 3. Та 17 аненко Изд.1831 сударственного комитета по делам изобретений Москва, Ж, Раушска