421994

,И ЗОЬРЕТЕ Н ИЯ В 1 ОРСКОмУ СВИДЕТЕЛЬСТВУ Зависимое от авт. свидетельства -М Кл 6 06 15,134 Заявлено 13,00.71 169677",18-с прпсоедпцсццсм зяявкц -осударственныи коцитаСовета Министров СССРпо делам изобретенийи открытий ПрцорцтетОц блковано 30.03.74 УДК 681,325.5(088.8) ь12 Олг 1 е,1 ятя Опуол икова цц 51 Оппся ц ця.1,7 э Авторыизобретению А. И. Гречишников, В. М. Довгаль, А. П. Клименко и В. Н. Лутай аганрогский радиотехнический институт Заявцтсл ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ АЛГОРИТМА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУР Изобретение относится к области вычислительной техники ц ьОжет быть использовано для расчета в реальном масштабе времени спектральных компонент сложного многочастотного колебания.дИЗВестцы ярцфметцвские устройства дл 51 реализации алгоритма быстрого преобразования Ф,рьс, сОдержящцс 1 мгистры реальной и мнимой частей комплексного весового коэффициента, регистр вещественной части чцсла 10 Л; (/г) ц регистр мнимой части числа 1, ,Извсстцыс устройства сложны ц обладают недостаточным быстродействием.Описьвясмосстройство Отлцчястс 51 тем, То Оно содсржцт ет 111)е множцтсл 1.ных О;Ока 1 з параллельно-последовательного типа, шесть Одноразр 5 дных комбицяцР 10 нных сумматоров ц регистры реальной и мнимой частей 1; (1), причем выходы первого и второго множительных блоков соединены с входами псрвого 20 КОМОИЦЯЦЦОЦЦОГО С 1 ЛМЯТОРЯ, ВЬ 1 ХОД КОТОРОГО подключе 1 Первьм Входам второго и третьего комбццяццон;ых сумматоров, вторые в. оды которых соединены с последовательныл выходом 1 егистра реальной части числа А, (1), 25 выход треть го комбинационного сумматора соединен с последовательным входом регистра мнимой части числа 1; (Уг), выход которого комбинационного сумматора - с последовательны: Входом регистра реальной части Зо числа Л; 1), Параллсльныс входы которого соединены .с выходом оперативного запоминаюшего устройства, я параллельные выходы - с входами оперативного запоминающего устройства; выходы третьего и четвертого множительных блоков соединены с входами четвертого комбинационного сумматора, выход котороГО подкгпочсн и первым Входам пятОГО ц шестого комбинационных сумматоров, вторые входы которых соединены с последовательным выходом регистра мнимой части числа Л; , выход шестого комбинационного сумматора соединен с последовательным входом регистра мнимой части числа А; , выход пятого комбинационного сумматора - с последовательным входом регистра реальной части числа 1; (,г), параллельные входы которого соед 1 шецы с выходом запоминающего устройства, а параллельные выходы - с входямц, Это упрощает устройство ц повьццает его быстродействие.На фиг. 1 приведена Олок-схема предлага. емого вычислительного устройства; на фцг. 2 -- временная диаграмма его работы.Предлагаемое устройство содержит регистр У реальной части числа 1; (/г), регистр 2 мнимой част числа .1,: (7 г), регистр 3 реальной части комплексного весового коэффициента Т, регистр 4 мнимой части комплексного весового коэффицента Т, множительные блоки5.8, .Омбцц;)ццоццыс сумматоры 9 -4, регистр 15 реальной части числа Л, , регистр6 мнимой части числа Л;, параллельшшвход 17 реальной части числа Л, из оперативного запомццающсго устройства (ОЗУ),параллельный выход 18 реальной части чцсла Л в ОЗУ, параллельный вход 19 мнимой части числа Л;из ОЗУ, параллельныйвыход 20 мнимой части числа Л; ) в ОЗУ,параллельный Вход 21 реальной части числаА;(г) из буферного запоминающего устройства (БЗУ), параллельный вход 22 мнимойчасти числа Л, (г) из БЗУ, параллельнь)йвход 23 реальной части комплексного весовогокоэффициента из постоянного запоминающегоустройства (ПЗУ), параллельный вход 24 мнимой части комплексного весового коэффициента из ПЗУ, параллельный выход 25 в ОЗУ реальной части числа Л; (г), параллельный вы.ход 26 в ОЗУ мнимой части числа А (г).На временной диаграмме (фиг. 2) отрезки27 - 36 соответственно обозначают следующиеоперации:27 - считывание из ОЗУ в БЗУ числаА, (г);28 - считывание из ОЗУ в БЗУ числаА, ;29 - считывание из ОЗУ в БЗУ числаА; (г+1);30 - считывание из ОЗУ в БЗУ числаАГ(+1);31 - обработка в АУ чисел Л, (г) и Л32 - считывание из ЛУ в ОЗУ числаА ь(г) 133 - считывание из ЛУ в ОЗУ числаА 1-ь;34 - считывание из ОЗУ в БЗУ числаА; (1+2);35 - считывание из ОЗУ в БЗУ числаА (+2);36 - обработка в АУ чисел Л; (г+1) цА(+1),Регистры 1, 2, 15, 16 имеют параллельцыс цпоследовательные входы и выходы, Параллельные входы предназначены для приемаинформации нз БЗУ, а параллельные выходы- для связи с ОЗУ. Последовательцыс выходы регистров 2 и 1 соединены с множительцымц блоками 5, 6, 7, 8, а регистров 15, 16 --с входами сумматоров 10, 1 и 13, 14 соответственно, Последовательные входы регистров2 и 1 служат для приема информации цз одноразрядных комбинационных сумматоров 13,11; последовательные входы регистров 15, 16связаны с выходами сугМаторов 10, 14. 1 эсгистры 3 и 4, представляющие собой наборытриггеров, своими паряллсльныъи Выходамисвязаны с множительными блоками 5, 7 и б, 8соответственно, а на их параллельные входы23 и 24 из ПЗУ подаются реальная и мнимаячасти комплексного весового коэффициента,Выходы множительных блоков 5, 6 и 7, 8 сосдицепы с входамц одпоразрядцых комбинационных сумматоров 9, 12 соответственно,10 15 20 25 30 35 40 50 55 60 65 выходы Гот 01 ь)х сВ 132 цы с водямц сум 1210 роз 10, 11 н 13, 14.Вес мцожцтсл:цые блоки паралллсльцопослсдователного типа. 1 роцзвсдешя обраЗуот с Я, и Яч и н ЯЯ с мл Ядшсго 1 23 ряда. 1,2 кдый цз блоков 9 - 14 представляет собой одноразрядный комбицаццоццый сумматор, в кото 10 Вы 13 ябят)вясмый пс 13 сцос с 1 сз цотяктцый элемент задержки подастся ца Один из его жс ВходОВ. В схемы ИОМОИ)яццоццых сумматоров включены устройства переводя кода слагаемых в дополццтельный код в соответствцц со следующим алгорцтмом работы ЛУ:А ) = - А + Л; (г) 1)7; (1) Л = А,; - Л,(г),117. (2) Крокус того, для псремцоженця двух комплексных чисел Л, (г) и 1 Г необходимо выполнить четыре операции умножения всщсственпь)х чисел, одно сложение ц одно вычитание: Ке)Л(г) 115=КСЛ;(г) КС 1)5 - 1 ГпА; (г) 1 ГП Ю;(4) где Ке и 1 Гп - вещественная и мнимая части соответственно,Приведенный алгоритм реализуется в предлагаемом устройстве следующим образом,Операнды Л; (г) и Л;подаются из БЗУ в регистры 1, 2 и 15, 16 по параллельным входам 21, 22 и 17, 19 соответственно, Реальная и мнимая части соответствующего комплексного весового коэффициента принимаются в регистры 3, 4 по параллельным входам 23, 24 из ПЗУ,После приема исходных данных начинается процесс вычислений, )Чножительные блоки 5, 6 и 7, 8 формируют соответственно первые ц вторые слагаемые правой части выражений (3) и (4). По мере образования слагаемых в блоках 5, 6 и 7, 8 они поступают соответствен)и на комбинационные сумматоры 9 и 12, на ВЬОДС КОТОРЫХ ПОСЛЕДОВЯТЕЛЫО ПОЯВЛЯОТСЯ рг)31 яды В 1 раксниГ, ОГ)исывяюых леВыми Ястями ф 011 мул (3) и (4), С ВыхОД 1 су)МЯ- т 0 1 Я 9 и ц ф 0 р м Я ц51 ц О и Я д 2 с т ц Я и 01 в ы с В х 0 д 1 с 1.)1 Ят 0130 В 10, 11, па зт 01 ыс В,:0;1 котор 1 цз 1 сгцстра 5 младц)ил) 1 ЯЗр 5 ДЯп Впсоед ИОдастс 51 рсалц 251 )асть ис:12 1 (1), С В 1)хода С.Ятора 12 )ГфОрмац 5 Попадает на первые входы сумматоров 13, 4, ца вторыс ЗХОДЬ КОТОР 1 Х ПОСТ Г 12 СТ НИМЯЯ ЯСТЬ Н 1 СЛЯ Л; . В соотВстств)ц с Вь)1 аксц)Ях 51 (1), (2) сумматоры 10, 13 и 11, 14 образуют реал)- цыс. и мпц)ш)с 1 Ясти )исел Л 1/) и л(г) соответственно. По мере появлсшя рсзультатоз ца выходах сумматоров 10 - 4 они запись;ваются в освободившиеся разряды рсгистров 15, 2, 1 ц 16 соответственно. После выполцсцця этих действий реальная и мнимая части чцсла Л;.,содержатся в рсгцстрах 15 исоотвстсВсццо, я )целя .;, (г) - в регист 1 ах 2 ц 16 соотВстствснно, Отвода Опи по421994 11 команде пз устройства управления подаются в ОЗУ (фиг, 2),Описан один цикл обработки данных в предлагаемом устройстве, дальнейшая его работа аналогична.Операции умножения, сложения и вычитания в соответствии с алгоритмом быстрого преобразования Фурье, формулы (1), (2), выполняются одновременно, чем повышается быстродействие устройства. Предмез изобретения Рычислитслы ое устройство для реализации алгоритма быстрого преобразования Фурье, содержащее регистры реальной и мнимой частей комплексного весового коэффициента, регистр вещественной части числа Л; (Й) и регистр мнимой части исла А; (й), отлича/оиееся тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит четыре множительных блока параллельно-последовательного типа, шесть одноразрядных комбинационных сумматоров и регистры реальной и мнимой частей А; (/), причем выходы первого и второго множительных блоков соединены с входами первого комбинационного сумматора, выход которого подключен к первым входам второго и третьего комбинационных сумматоров, вторые входы которых соединены с последовательным выходом регистра реальной части шсла .4/(1), выход трсть его комбинационного сумматора соединен споследовательным входом регистра мнимой части числа А; (1;), выход второго комбинационного сумматора - - с последовательным входом регистра реальной части числа Л; ц), па- /О раллельныс входы которого соединены с выходом оперативного запоминающего устройства, а параллельные выходы - с входами оперативного запоминающего устройства; выходы третьего и четвертого множительных блоков З соединены с входамп четвертого комбинационного сумматора, выход которого подключен к первым входам пятого и шестого комбинационных сумматоров, вторые входы которых соединены с последовательным выходом реги стра мнимой части числа л/ (1), выход шестого комбинационного сумматора соединен с последовательным входом регистра мнимой части числа А/(/), выход пятого комбинационного сумматора - с последовательным вхо дом регистра реальной части числа Л; (Й),параллельные входы которого соединены с выходом запоминающего устройства, а параллельные выходы - с входами.421994 Русел иг,2 авитель Н. Горелова ехред 3. Тараненко орректор Н, Ау едактор Н,26 Тираж 624ного комитета Совета Минизобретений и; открытий 35, Раушская наб., д. 4/5 аказ 5585ЦН писное Изд. УГосударстве по делам Москва, Ж тров СССР Череповецкая городская типограф