Цифровое устройство для определения дисперсии ординат случайных процессов

о и и аКи;в И 3 О Б Р Е Т Е Н Й 3 Г 369573 Соаз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимое от авт. свидетельства МдЗаявлено 09.111.1971 ( 1637988/18-24) М. Кл, 6 061 15)36 с присоединением заявки Лв ПриоритетОпубликовано 08,1.1973. Бюллетень Ле 1 ОДата опубликования описания 15 Л 111.1973 Комитет по делам изобретений и открытий при Совете Министров СССРУДК 681,3:519,2(088.8) Авторыизобретения Г. Я, Бахчиев, 3. А. Саакян, П. И. Погребецкий и Э. В, Кавжарадзе Заявитель Тбилисский филиал Всесоюзного научно-исследовательского институтаметрологии им. Д. И. Менделеева ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ДИСПЕРСИИ ОРДИНАТ СЛУЧАЙНЫХ ПРОЦЕССОВИзобретение относится к технике измерения статистических характеристик случайных процессов и предназначено для определения дисперсии ординат центрированных случайных процессов.Известно устройство для определения дисперсии, содержащее преобразователь аналогкод, вычитающий счетчик и накопитель, недостатком которого является сложность цифрового устройства и узкий спектр анализируемых частот,Целью предлагаемого устройства является упрощение цифрового устройства дисперсии и расширение спектра анализируемых им частот случайных центрированных процессов.Поставленная цель достигается тем, что в состав устройства вводятся триггер, схемы совпадения и сборки. Информационный выход преобразователя через первую схему совпадения, управляющим входом подключенную к единичному выходу триггера, связан с вычитающим входом счетчика и входом установки единицы триггера, а через вторую схему совпадения, управляющим входом подключенную к нулевому выходу триггера и к управляющему входу третьей схемы совпадения, через первую и вторую схемы сборки соответственно - с шиной опроса инверсного кода счетчика и с входом первого разряда накопителя, а также с входом установки нуля триггера.Знаковый выход преобразователя подключен ко второму управляющему входу третьей схемы совпадения, импульсный вход которой связан со входом элеменга задержки, вторым входом второй схемы сборки и выходом признака конца преобразования преобразователя аналог-код. Выход элемента задержки связан 10 с шиной сброса счетчика (поразрядные выходы последнего, начиная с младшего разряда, связаны соответственно со входами накопителя, начиная со второго по и-ый).На чертеже приведена блок-схема предла гаемого устройства.Устройство содержит входную клемму 1,преобразователь 2 аналог-код, информационный выход 3 преооразователя, схему совпадения 4, вычитающий счетчик 5, триггер 6, схемы 20 совпадения 7 и 8, схемы сборки 9 и 10, накопитель 11, знаковый выход 12 преобразователя, выход 13 конец преобразований и элемент задержки 14. Преобразователь 2 типа аналог-код производит время-импульсное преобразование исследуемого процесса,И, подаваемого на клемму 1 в виде аналогового сигнала. Разрядность вычитающего двоичного счетчика 5 рав на (и - 1). В (2 п - 2+т) разрядном накопителе 11 в качестве младших п разрядов используется сумматор со сквозныы переносом, а в качестве старших (п - 2+т) разря.)о; -- обычный двоичный счетчик, причем выход последнего связан с входом (т - 2)-го разряда накопителя. Информационный выход 8 преоо разователя 2 подключен к импульсным входам схем совпадения 4 и 8, выход первой из которых подключен к счетному входу счетчика 5 и к единичному входу триггера б. Выходсхемы совпадения 8 через схемы сборки 9 и 10 связан соответственно с нулевым входом триггера б, а также с шиной опроса инверсного кода счетчика 5 и входом младшего разряда накопителя 11, Выход 12 преобразователя 2 связан с первым управляющим входом схемы совпадения 7, второй управляющий вход которой подключен к управляющему входу схемы совпадения 8 и к нулевому выходу триггера б, единичный выход которого связан с управляющим входом схемы совпаден)ия 4. Выход 18 п)реобразователя 2 связан с импульсным входом схемы совпадения 7 и со вторым входом схемы сборки 9 непосредст)венно, а через элемент задержки 14 - с шиной сброса счетчика 5, Выход схемы совпадения 7 подключен ко второму входу схемы сборки 10, Длитель 1 ность элемента задержки 14 равна т= - , где1 ) - рабочая частота используемого в устройстве логического комплекса элементов.Поразрядный перенос инверсного кода числа из счетчика 5 в накопитель 11 осуществляется по цепям, образованыы за счет подключения выходов счетчика 5 (начиная с первого по (и - 1) -й разряд) к соответствующим вхьдам (начиная со второго по и-й) младших разрядов накопителя 11 (цепи начальных установок на схеме не показаны).Перед началом анализа в накопителе 11 устанавливается двоичный код числа 2 впос)редством устан)овки (2 п+1) старших разрядов накопителя 11 в единичное положение, а (т - 3) младших разрядов - в нулевое положение. Счетчик 5 и триггер б находятся в положении, нуля, схема совпадения 4 открыта, а схемы совпадения 7 и 8 закрыты.Известный цифровой алгоритм определения диспресии центрированных процессов имеет вид 2ОЖ,4г= 1где х), - текущая дискрета ординаты х(4) нсследуемого процесса х(1); Л - объем выбо)рк)и,Учитывая, что появление четных и нечетныхдискрет равновероятно, т. е, количество четных х; и нечетных х, дискрет в полной выборке МУодинаково и равно - , то, сгруппировав четныеги нечетные дискреты, выражение (1) переписывается и виде1.1 х- ( "Ьх-,"+ х,-. ,(2)где сумма по переменной с распространяетсяна все четные, а 1 - на нечетные диекреты.Введя обозначения х) =х+1 выра 2 кение10 15 г 0 г 5 30 35 Знсс (оз сачаег окружение до мешшего целого с учетом знака. Итак(3) 40 В устройстве реализуется цифровой алго )1 эитм вида (3), причем принимается хама)сс=)Устройство работает следующим образом.Исследуемый центрированный процесс х(с)в виде аналогового сигнала подается на клемму 1,Преобразователь 2 производит время-импульсное преобразование аналогового сигнала с представлением ординат х(с) в виде соответствующих пакетов импульсов х),) которое независимо от полярности входного сигнала срормируются на информационном выходе 3.гВ процессе преобразования ординаты х(4) 60 в пакет импульсов х), с выхода 12 преобразователя 2 на первый управляющий вход схемы совпадения 7 подается напряжение кода едиицы, если х(с ( О, или напряжение кода 65 нуля, если л (6,) ) О, Это напряжение под369573 2022 п - 3 25 С набсром полной ле 11 фиксируется 30 дер 5 кцваетс 5 и течсццс времени каэклого прел ставлеция пакета цмпуль:ов х 1, и сццмаег я после окончания импульса конца пакета, который формируется на выходе 13 преобразова 1теля 2 через время т= - (где ) - частота имХпульсов в пакете) после последнего импульса пакета х 1,. Рассмотрим й-ый цикл работы устройства, Пусть перед началом й-гопреобразованиясорлинаты х(11,) в накопителе 11 зафиксирован двоичный код разности суммы квадратов дис- с крет -за первые (Й - 1) преобразований 2 и числа 2" - , т. е. двоичный код разности В счетчике 5 зафиксирован код нуля, триггер б находится в положении нуля. В процессе й-го преобразования ординаты х(г 1,) каждый нечетный импульс пакета х; пройдя через схему совпадения 4, поступает на счетный вход счетчика 5 и на единичныи вход триггера б. При этом каждый раз производится вычитание единицы из содержимого счетчика 5 и устанонка единицы триггера б, в результате чего схема совпадения 4 закрывается, а схема совпадения 8 открывается.1(аяды 1 четный импульс пакета производит перенос инверсного кода из счетчика 5 в накопитель 11 с посылкой единицы на вход его младшего разряда, а также установку триггера б в положение нуля, в результате чего схема совпадения 8 закрывается, а схема совпадения 4 открывает 5.Если преобразован:ая ордцната х(1,) прелставилась четным числом импульсов хь то триггер б будет находиться в положении нуля. При этом на втором управляощем входе схемы совпадения 7 напряжение кода единицы отсутствует, и последняя закрыта, независимо зг того, было ли х(11,) )О илц х(6,) (О, поэтому импульс конца пачки х 1 сформированный ца выходе 13 преобразователя 2, не пройдет на выход схемы совпадения 7. На выход последней импульс не поступит и в случае, когда х(61,) (О и х 1, четно. В случае же, когда х(4) (О и х 1, нечетно, импульс конца пакета, пройдя через схемы совпадения 7 и сборки 10, произведет перепись инверсного кода числа из счетчика 5 в накопитель 11 с заносом единицы в первый разряд накопителя. Импульс конца пачки, пройдя через схему сборки 9, произведет установку триггера б в положение нуля, а через элемент задержки 14 - сброс счетчика 5. Ввиду того, что последний собран по схе 1 с Бьчц Гацц 51, цмпльс сброса це вызывает последовательноо перноса ьлцнццы цз предыдущего разряда (если указанный разряд находился в единичном положении) в последую щий, поэтому лля сброса последнего достаточно одного короткого импульса.Спустя время Зт после окончания представления пакета х 1, независимо от его четност 1 О и знака соответствующей ему ордццаты х(Ь)все переходные процессы в счетчике 5 ц в накопителе 11 завершаются, и возможна подача команды ца очередное (Уг+1)-ое преобразование орлцнаты х(1). С завершением переход ных процессов после й-го преобразования в накопиеле 11 фиксируется двоичный код числа выборки Л=2" в накоп,цтедвоцчный код числа причем в старших 2" разрядах находится целая часть числа й=а в (т - 2) млалших разрядах - дробная часть указанного числа. 40 Процесс квалрированця лцскрет -5 л 2 люстрируется примерамиЕсли х 1,=8 ц х(Ь) (О, тогда первый, тр- тий, пятый и сельмой импульсы пакета уста цавливаюг в счетчике 5 соответственно коды1111., 1110, 1101, 1100, а второй, четвертый, шестой ц восьмой импульсы производят последовательный занос кодов 00001, 00011, 00101, 00111 в накопитель, т, е.50 в накопитель посылается число 0010000- ==-"1Если х 1,=9 и х(Е 1,) (О, то девятый цмпульс 55 устанавливает в счетчике 5 код 11011, а импульс конца пачки производит дополнительный занос кода 001001 в накопитель.Рассмотрим на конкретном примере процесс вычисления дцспрессии.60Пусть М = 2" = 8, хс = 2" = 16, дискреты х 1, исследуемого процесса х(1) соответственно равны - 4, 11, 6, - 1, - 13, - 16, 5, 12, причем х = О. Разрядность счетчика 5 65 выбираем цз условия Р,= - 1, а накопителя+ 011 000 000 Из)п М 1582 Заказ 2213,1 ЦНИИПИ Тирак 642 Поип испо Типография, пр. Сапгио)а, 2 1 - нз ыаовн 5 1 хи =27+777 - 2,огл ),нг ьн)а 57, что 777 = - 3, ) 77 = 1, но.7 н 5), что 1 с, = 3, Рп = 9. Старшие 2 п = 8 разрядов накопителя соответствуют целой части результата, а младший т - 2 = 1 разряд - дробной части. При начальной установке в каждый из старших 2 п+ 1 = 9 разрядоь накопителя заносится код единицы, а в младшие т - 3 = 0 разрядов - код нуля. Таким образом, в накопителе фиксируется кол 111111111. Каждое из лискрет х 7, в виде пакета импульсов подается на вход лис)сри 7 ннатора четности, а знак ординаты х(77,) на первый управляющий вход схемы совпадения 7. В результате восьми последовательных операций квадрирования чиселг накопитель 11 последовательно принимаетх), ги складывает числа -причем резуль- г 8 - 2 = 4+ 25+ 9+1+ 49+ 64+ складывается с содержимым накопителя, т. с.1 1 111011 000 000 в результате чего в восьми старших разрядах последнего фиксируется код целой часгн вычисленной дисперсии, а в младшем разряде - код дробной части. Таким ооразом,накопи)слс фпксн;с)с 5 7:с,7 о 0", == 96,что соответствует истинному результату, т.е Оо. -- (16+ 121+ 36+ 1+ 169+ 256+25+ О 8Прел.,)ет изобретен и я 1 ОЦифровое устройство лля определения ли .персии ординат случайных процессов, состоя щее из пребразователя аналог - кол, выч.7- тающего счетчика и накопителя, от,777 часощееся тем, что, с целью упрощения устройства и расширения динамического диапазона частот анализируемых сигналов, оно содержит т;)нггер, схемы сс)пале:7 ия н сборк,1, причем информационный выход преобразователя через первую схему совпадения, управляющим входом подключенной к единичному выхолу триггера, связан с вычитающим входом счетчснка и входом установки единицы триггера, а через вторую схему совпадения, управляю.щпм входом полкспоченную к нулевому выходу триггера и к управляющему входутретьей схемы совпадения, через первую н вторую схемы сборки соответственно - с шиной оп.роса инверсного кода счетчика и с входом первого разряда накопителя, а также с входом установки нуля триггера знаковый выход преобразователя подключен ко второму управляющему входу третьей схемы совпаденияя, импульсный вход которой связан со входом элемента задержки, вторым входом схемы сборки и выхолом признака конца преобразования преобразователя аналог - ко;1, а выход элемента задержки связан с шиной сброса счетчика, причем поразрядные выходы пос.)ел)его, начиная с млалшего разр- л, связаны соотве гственно со вхолами наког и.толя.