328530

Сокэ Советских СОциалистических Республик,ЧПК Н 031 с 23,0 омитет по пела рио гет етений и открытий и Совете Министр СССРГх (21,374,32(088,8) иубликовдио 2.1.1972. ВОллс тсих туоликовдиия Описан: 3.1,с)7 Дата Автор зобретешья,)1. А, Дубицсий 1Львовский пт;литехцичсский иист 111 явител ЕСЯТИЧНОЕ ПЕРЕСЧЕТНОЕ УСТРОИС 2 Изобретение относится к элсктроцио-измсрительцой тсхшке и иредиазидчсцо для исрсчета импульсов с индикацией состояний устРОЙСТВа И ХОЭ)ССТ ОЫТЬ ИСПОЛЬЗОВацо В Э.с 1 Строцпо-счетцых частотомерах. 5Известны различные пересчстиыс. устройства повышенного быстродействия. Все си ихарактеризуются общим прпзиаком - иовышецие частоты пересчета достигается посредством многократного дслеция частоты двоичнымц ячейками, це охвачсииыми обратць)мисвязями, с последующим воссев цовлгяпгсмкоэффициента деления ца 10.Однако реализация этих устрой тв исвоз.можпа ит 11 коэффиццецте делеця входиого 15делитсля частоты, состоящего из двоичныхячеек, це охвачеииых оор;тиым:.1 связями,более 2,Увелцчсшс коэффицисцтд дслеция входцого делителя позволяст снизить трсбовдиис по 20быстродействию к элементам логическихсхем, обеспечивающих восстдиовлсиие коэффициента делсция ид 10,Для создания иересчетиого устройства повышециого быстродействия, ис предъваяющего втсоких треоовдиий по быстродс 11 ств 1 Ок элементам лопческих схем, предлагдетсцвыходы делителя с коэффициентом деления2 соединить со входами схем Запрета, подключециых ко 1 ходам схемы ИЛИ, выход зо когорой через делитель с коэтрфиц;китом дслс;ия 2 э сосдшс со входом коммутатора, подключеиио.о выходдми к здирсщшощим входам соответствующих схем Здпрста, а также совместно с выходдмц делителя с коэффпциеитом деления 2 е, дслипгсля с коэффициецтом деления 2 е и входом срс 1 юс к дсшифратору, подключецому иходом к одному из входов схемы 11 ЛИ, вторым входом кот 01 эой яВлястся Выход ирсдыдуисси схсмы ИЛИ. Зто ддст возаО)киость доиолиитсльио снизить част ту цд послсдовдтс.1 ьио сосдицеииых двоичиых ячейках, обеспечивая уст 1 зойстВОХ 1 В целом дсс 51 тивы 1 ис)ссчст.На фиг. 1 Ддца бло 1;-схем; исрссчстиого устройствд; ид фиг. 2 - врсмсииыс диаграммы работы устройствд.Устройство содерсит счстиый вход 1, входцой делитель 2 с коэфицисипгом делеця 2", схемы Запрета Л, 1, 5, 6, схему 11 Л 11 7, делитель 8 с коэффицеитом дслсиия 2, коммутатор 9, дешифратор 10, вход исрсиосд 11 и схему ИЛИ 12. Выходы делителя 2 с коэффицпеитох деления 2 сосдиисиы сс входами схем Здирст 1, 5, 6, иодключсчиых выходами ко вход;м Охмы 11 Л 11 7, выход которой через делитель Я с коэффициентом деления 2 соединен со входом коммутатора 9, подключенного выходами к запрещающим входам соответствующих схем Здирстд Л, 1,55 60 65 Б, б, а также совместно с выходами делителя 2 с коэффициентом деления 25, делителя 8 с коэффициентом деления 2 и входом переноса 11 к дешифратору 10, подключенному выходом к одному из входов схемы ИЛИ 12, вторым входом которой является выход схемы ИЛИ 7.Перед каждым циклом измерения делится 5 Коммутаор )стянавлнваОтея В исходнос состояние, Измеряемая частота поступает нл вход делителя 2, где делится в 2 раз двоичными ячейками, нс охваченными обратными связями, расщепляясь, при этом, в ч(тырс равномерные последовательности, имеющие фазовый сдвиг друг относительно друга, р;и 1ныи - и частоту - от исходной, Послсдо 2 2 вательности поступают на соответствующие схемы Запрета 8, 4, 5, б, которые )и 311 Зл 51- ются коммутатором 9 таким образом, что из каждых пяти имнульсоп, поступивших на вход схемы Запретя лишь четыре проходят на сс выход, Таким обра;ом, на выходах схем Запрета ирисутству 1 от последов. пель 4 ности импульсов с частотой, 3 авной - -. - от2 5 исходной. Прсобразованныс последовательности поступают на вход схемы ИЛР 1 7, которая осуществляет их суммирование во времени. Таким образом, иа выходе этой схемы присутствует суммарная последовательность с частотой, равной:4 4 4 4 16 12" 5 2 5 2 5 2 5 2 5 10 от исходной. Эта последовательность поступает далее на делитель 8 и, прсобрлзовлншя1 1до частоты - , осуществляет упряв 10 40 40ление комхутат 0130 м 9, Пр 5 Ход каждого следующего импульса на коммутатор осуществляет его переключение в следующее состояние. Всего состояний коммутатора 9 четыре, Это значит, что возвращение комм)- тлторя в исходнос состо(пшс будс.т ос) цсс.в 1 1 ляться с частотой, рлвнои =- - от40 4 106 исходной,Цифровые индексы (см. фиг, 2) указьшяют номер элемента, изменения напряжения нл выходе которого изображены ня соотвст твующей диаграмме, На диаграмме 1 показана последовательность импульсов на счетном входе. Нл диаграммах 2 - 24 показаны сдвинутыс последовательности на выходах входного делителя 2. Как Видим суммарная иослс- дОВатСЛЬНОСтЬ На ВЫХОДЕ уетрОйет 3 Я ИМСС. неравномерный характер.Так, 1-й импульс следует нослс шестнадцати периодов входной частоты от 0-го импульса, 2-й через двадцать четыре периода, 3-й через тридцать два периода, 4-й через сорок периодов. При этом кслждому выходному импульсу 5 10 15 20 25 30 35 40 45 50 соответствует полный десяток входных и)1- ПУЛЬСОВ.Кроме этого следует, что характер выходной последовательности зависит от первоначальной установки делителей 2, 8 и коммутлтора 9, т. е. перед измерением следует произвести сброс устройства.Так как последовательности импульсов нл выходах схемы Запрета 3, 4, 5, б получены посредством преобразования но идентичным КсИЯЛЯЫ, ТО, ОЧЕВИДНО, В 3 СМЕННЫС ЗЯДЕ 3 ЖКН эти.( последовательностей друг относительно друга отсутствуют или же весьма нсзнлш- тСЛЫН. А ДажЕ ПРИ НаЛИЧИИ тсКОВЫХ, Чта МО- жст быть следствием некоторой неидснтично- СТН КсНс 1,1 ОВ, ВЛИ 51 НИС ИХ ИСС)1 ЦССТВСННО, ТсК К Я К 0 Н И 1 Л К а Н Л Н В с 10 Т С 51 И 0 0 т Н 0 Ш С и 110 К Н Н- тсрвлллм времени в Восемь ряз большим неиод Входной частоты. Выходы с делителей 2 с коэффш 1 иснтом деления 2", именно с первых чстыре.( двоичных ячеек, а также с делителя 8 с коэффициентом 2 и коммутатора 9, имени с первой ячейки, 3 н 3 стуяают на дешифратор 10. цсн 1 ифр(То 3 индицирует разряд единиц суммы числа, записанного в перВых трех ячейках делителя 2, и числа, соответствующего одному из пяти состояний, опредсляемых четвертой по счету ячейкой делителя 2, делителем 8 и первой ячейкой коммутатора 9, След)ет отметить, что из перепслс 1 шых пяти состояний четыре оиредел 5 потся состояниями делителя 8, и лишь одно первое - состояними чет 13 сртой яскн делителя 2 и нер 3 ой ячейки коммутатора 9, Использование двух ячеек одноврсмсно необ.(одимо для исклОчения Возможной нсопрсдслсшн 3 сти и соств 1 ниях, могущей нхсть место В промежутке между 0 и -м иаиусьсахи выходной носледовя 1 слшОсти. К;5 кдое из пяти отхСсснных выше состояний соответствует импульсу, присутствующему иа выходе третьей ячейки делггсля 2 или, что то жс, иостуилен 31 к 3 нл 13 ХО )с 130 йСТГ 1 3(3 сь 1 и иХ 1 пЬС 013 Э 10 3 нл. снт, ЧтО ИСРВОЕ СОСТОЯНИЕ СООтВЕтСтВУЕт ВОСЬ- ми импульсам, 1 юстунившим нл Вход, 2-е - шееи 1 дц( ги, 3-е - двадцати четырем, 4-е - тридцати двум, 5-с - сорока, далее цикл повторяется, Отсюда идно, что перечисленные выше числа можно представить В виде К 2, где К - номер импульса, нрисутствуоцсго нл ияходс третьей ячейки делителя 2,Клк было отмечено выше, импульсы на выходе устройства следуот так: -й через 6 периодов от 0-го; 2-й через 21; 3-й через 32 и 4-й через 40. Отсюда становится понятным, почему дсши(3 ратор 10 предлагаемого устройства идицируст состояния устройства, как результат суммы остатка в первых трех ячсй(сХ,5(ЛИТСЛ 51 2 И ПССЛ СООТВСТСТ 13 уЮщИХ НО- ст)нлсн и 0 нл ВхОд )с 1)ойства поливх 130 сьмерок входных импульсов или, То то жс, чисел В рлзряде единиц числа К 2 З. Этими числамм5 Вля 10 тсЯ дл 5 1-ГО состОЯ н и 51 8, для 2-го - 6, для 3-го - 4, для 4-го - 2.После прекращения счета ца дешифратор подается импульс переноса, которьш обеспечивает при сумме остатка в первых трех ячейках делителя 2 и цифре в разряде едициц числа К 2, большей или равцой 10, подачу импульса с выхода дсшифратора 10 чсрез схему 1 Л 11 1 на выход устройства. Предмет изобрстснияДесятичное исрссчстцое устройство, содержащее шины счетного входа и вход псрсиоса, входной делитель с коэффициентом дл- ция 2", расщспляющий входную иоследоватсльцость на юырс выходных, равцомсрцо сдвинутых, схсмы Запрета, схемы 11 ЛИ, делитель с коэффициентом деления 2", коммутатор и дешифратор, отлачаощееея тем, что, с целью снижения требоваций по быстродействию к элементам устройства, выходы входного делителя соединены со входами 5 схем Запрета, подключенных ко входампервой схемы ИЛИ, выход которой через делитель с коэффицисцтом деления 2 соедицсп со входом комму татора, подключсццого выходами к запрещающим входам схем За ирста, а также совмсстцо с выходами входного делителя, делителя с коэффициентом деления 2- и входом переноса к дсшифратору, присоединенному выходом к одному из входоь второй схемы 11 Л, другой вход кото рой связац с выходом первой схемы ИЛИ,а выход второй схемы 11 Л 11 является Вы ходом устройства.328530Рсдак Гончар р ктор Н, Шсвненко Заказ 672/9 Изд. М 448 Тираж 448ЦНИИПИ Комитста по делам изобретений и открьпий нри СоветМосква, 7 К, Распекая наб., д. 45 Подписное Министров СССР