Устройство дискретного изменения фазысигнала

ОПИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РеспубликЗависимое от авт, свидетельства-Заявлено 07 Л,1969 (.% 1296246/26-9)с присоединением заявки-1 ПК Н ОЗЕ 5/15 ЗДРАВ р Комитет по делам зобретений и открытий при Совете Министров СССРПриоритет - Опубликован Дата опубли 1 Л.1971. Бюллетень19ания описания 5.И 11.1971 УДК 621.316.727. Земляков Заявител СТРОЙ СТВО КРЕТНОГО ИЗМЕНЕНИЯ ФАЗЫ СИГНАЛА высокочастотратора с часторемяз ада ющего оторого через инен с входом Изобретение относится к радиоэлектронике и может быть использовано в автоматике, измерительной технике, радионавигации.Известные фазосдвигающие устройства работают на высокой частоте, что приводит к повышению требований по быстродействию, усложнению структуры узлов устройства и снижению точности работы.Цель изобретения - обеспечить получение малого дискрета изменения фазы сигнала (до единиц наносекунд) при снижении требований к быстродействию переключающих логических цепей и реверсивного счетчика и одновременном их упрощении, а также обеспечить более благоприятный режим работы устройств формирования сдвинутых по фазе импульсных последовательностей.Для этого в предлагаемом устройстве входы схем И соединены с первым и последним выходами дешифратор а, соответствующими минимальному и максимальному числу в реверсивном счетчике, и с выходами реверс блока управления.На чертеже показана блок-схема предлагаемого устройства.В предлагаемом устройственый сигнал от задающего генетой поступает на вход вделителя 1 частоты, выход кустройство 2 уточнения соед ормирователя 8 сдвинутых по фазе на 1 тпульсных последовательностей.Выходы формирователя 3 соединены ссигнальными входами дешифратора 4, управ ляющие входы которого соединены с выходами разрядов реверсивного счетчика 5, Сигнальные входы счетчика 5 соединены с выходами устройства 6 управления и синхронизации команд. Входы логических схем 7, 8 уп равления соединены с выходами логическихсхем дешифратора 4, обеспечивающих выявление максимального (п) и минимального (О) чисел, содержащихся в реверсивном счетчике 5. Вторые входы логических схем 15 7, 8 соединены с выходами устройства 6, накоторых формируются синхронизированные сигналы команд на изменение коэффициента деления делителя в ту пли другую сторону.Выходы схем 7, 8 управления соединены 20 с цепями делителя 1 частоты, управляя работой которых, можно изменять коэффициент деления делителя.Устройство работает следующим образом.Сигнал задающего генератора с частотой 2 э 18 поступает на делитель 1, формирующийсигнал заданной частоты, уточняемый затем в устройстве уточнения 2 сигналом одного из ,первых каскадов делителя 1 или его входным сигналом.З 0 Уточнение позволяет устранить влияниекоэффициент деления делителя. Такое изме нение периода работы делителя происходиттолько при команде К,К ) и числе в счетчике и - 1 (О), т. е, прп команде, вызыва.ошей переполнение счетчика. Для обеспечения этого режима работы устройства используются логические схемы 7, 8.Сигналы с логических схем дешнфратора,выявляющих максимальное и - 1 и минимальное О числа в реверсивном счетчике, подаются на входы логических схем 7, 8, па 15вторые входы которых подаются синхронизированные импульсы команд К, К . Таким образом, выявляется момент переполнения счетчика и его знак,а выходе схемы 7 (8) формируется управляющий сигнал, используемый для изменения периода работы (коэффициента деления) делителя.В предлагаемом устройстве пе предъявляется жестких требований к быстродействию переключающих цепей дешифратора 4 и 25реверсивного счетчика 5, поскольку переключаемые импульснь е последовательности имеют частоту повторения в К раз более низкую (К - коэффициент деления времязадающего делителя), чем частота сигнала задающего генератора. Ложныс импульсы при переключении последовательностей не возникаютт, так как импульсы последовательностей имеются па сигнальных входах дсшифратора 4 лишь в течение короткого промежутка врс мени 1 определяемого длительностью формируемых импульсов в и максимальным временем задержки 1= Тв, т. е.= Тв + ТвВ течение остальной части периода следования выходного сигнала т. е. в течение времени 1 -- ИТв - 1,==(й - 1) Т - 1 в, импульсные сигналы с формирователя 3 на сигнальных входах дешифратора 4 отсутствуют. Поэтому при переключении реверсивного счетчика и дешифратора в течение времени Ь. ложные импульсы не могут возникнуть. Следовательно, отпадает необходимость в кодировании реверсивного счетчика, и он может быть выполнен по простой и экономичной схеме с последовательным переносом единицы, Число разрядов счетчика и их быстродействие практически может быть любым.Счетчик может работать в любом коде:двоичном, двоично-десятичном и т. д., удоб 55пом для съема информации по фазе формируемого сигнала.Формирователь 3 сдвинутых по фазе импульсных последовательностей работает при низкой частоте и большой скважпости формируемых сигналов (ЯжК). Это позволяет упростить как сам формирователь, так и цепи связи формирователя с дешифратором и формировать сдвинутые по фазс импульсные последовательности любым пз известных способов. Так, в качестве формирователей сдвинутых по фазе последовательностей могут быть нестабильности фазовых сдвигов в цепях многокаскадного делителя 1 частоты на временное положение выходного сигнала делителя.Уточненный сигнал низкой частоты подаетсяпа формирователь 3 сдвинутых по фазе на-1. импульсных госледовательностей. Задержка сигнала осуществляется в пределах периода входного сигнала делителя Т. Следовательно, число формируемых сдвинутых импульсных последовательностей определяетсяТвхвыражением и= -Все и сформированные последовательности подаются на сигнальные входы дешифратора 4. Одна из них, задержка которой тИотносительно выходного сигнала делителя соответствует числу т, записанному в реверсивном счетчике, поступает на выход дешифратора и, следовательно, на выход устройства.При поступлении команды сдвига фазыК + (К - ) на соответствующий вход устройства 6 управления и синхронизации командформируется сигнал направления счета+ ( - ), соответствующий команде. Он подается на вход реверсивного счетчика б и включает цепи переноса единицы из младших разрядов счетчика в старшие. После этого навход счетчика счет подается один импульс,число в счетчике изменяется на +1( - 1).Происходит переключение цепей дешифрато.ра 4, и к выходу подсоединяется соответствующий новому числу т-+.1 выход формирователя 3. Следовательно, сдвиг фазы очередного выходного импульса относительно импульса делителя изменится на +41 ( - 1), Приподаче нескольких импульсов команды настолько же дискретов А 1 изменится и фазавыходного сигнала.Если перед поступлением очереднойкоманды па изменение фазы 1 х (К - ) всчетчике было записано максимальное возможное число и - 1 (минимальное число О),то после подачи импульса счета в счетчике 5установится число О (п - 1), Это соответствует изменению фазы выходного сигнала на- 1 п - ЦИ(+ 1 п - 11) вместо требуемого+41( - 41). В этом случае для обеспечениясоответствующего команде сдвига фазы+11( - Л 1) производится однократное изменение периода работы делителя на+ Т в ( - Т в ), т. е. однократное изменение его коэффициента деления на +1 ( - 1).ТвхУчитывая, что - =и, в результате этихМдвух операций получим;при К+, (и 1) 1+пд 1=+1,при Л - :+(и - 1)Ч - пй= - Ч.Следовательно, сдвиг фазы выходного сигнала +1( - Л) и в этом случае соответствует команде К(К )Однократное изменение периода выходного сигнала делителя на +Твв ( - Т ) мо)кетбыть легко осуществлено запрещением одного (подстановки одного дополнительного) пм,пульса в сигнале на входе первого каскада делителя или переключением обратной связи, увеличивающей (уменьшающей) на единицу40 45 5 О 55 использованы пассивные линии задержки с 1.С-контурами, линии с распределенными параметрами (отрезок кабеля), активные линии задержки на многофазных мультивибраторах, усилителях и т. д.Реверсивный счетчик 5 выполнен на триггерах 9, запускаемых по входу счет. Направление счета определяется сигналом реверс (+, - ) из устройства б, подаваемым на одну из схем И 10, включенных в цепи последовательного переноса. Сигнал со схемы И 10 поступает на схему ИЛИ 11 и да лее на счетный вход триггера старшего разряда.Устройство 2 уточнения состоит из триггера 9, запуакаемого по раздельным входам, и формирователя 12 импульсов, обеспечивающего нормированный сигнал сдвинутых по фазе на 1 импульсных последовательностей. В качестве формирователя 3 используется линия задержки с отводами через Л 1.Дешифратор 4 реализован на логических схемах И и ИЛИ.Устройство б управления и синхронизации команд выполнено на двух триггерах с раздельным запуском, логической схеме ИЛ 11 и линии задержки 13. Один из триггеров фиксирует знак (+, - ) поступающей коматтдт,т и выдает сигнал направления счета ца ревсрсивный счетчик. Второй триггер используется для синхронизации импульсов команд К+и КВыходной сигнал триггера синхронизации подается на вход счет реверсивного счетчика через линию задержки 13. Она обеспечивает задержку переключения реверсивного счетчика, что необходимо для уверенной работы логических схем 7, 8. Изменение периода работы делителя (при переполнении счетчика) ца + Т ., ( - Т) осуществляется однократным изменением коэффициента делеттия первого каскада делтттеля на +1 ( - 1). При увеличении коэффициента деления (К- ) снимается сигнал с управляющего входа схемы И 14, включентой в цепь обратной связи, обычно уменьшатстцей коэффициент деления на единицу (до поминального). В результате цепь обратной связи разрывается, и коэффициент деления возрастает ца 1 в течение одного цикла работы каскада.При т(оманде К- и необходимости уметырить коэффициент деления на 1 с триггера логической схемы 8 на вход схемы И 15 подается сигнал. Включается цепь обрат:,той 5 то 5 25 зо 35 связи, уменьшающая коэффициент деления делителя на 1, и один цикл работы каскада сокращается.Логические схемы И 14, 15 в цепях обратной связи первого каскада делителя частоты обеспечивают переключение соответствующих цепей в течение нескольких периодов сигнала задающего генератора Т и это время тем больше, чем больше коэффициент делештя первого каскада.Таким образом, требования к быстродействию логических переключающих схем в предлагаемом устройстве значительно менее жесткие, чем в известных устройствах того же назначения, в которых суммарное время псрсктцочецця реверсивного счетчика и дешифратора (коммутатора) ограничено отрезком времени, меньшим периода входного сигнала Т,Преимуществом предлагаемого устройства является также возможность получения малых значений дискрета 41 изменения фазы сигнала пртт относительно небольшом числе переключаемых задержанных импульсных последовательностей, так как повышение частоты задающего генератора в данном случае це требует увеличения быстродействия реверсивного счетчика ц дешцфратора. Дискрет измецсция фазы выходного сигнала может быть сколь угодно малым, его величина определяется только формирователем 3, а точность зависит как от формирователя 3, так ц от величины задержек сигнала в схемах И, ПЛИ детцифратора ц их стабильности,Предмет изобретения Устройство дискретного цзмецецця фазы сигнала, содержащее делитель частогы, логттческне схемы, обеспечивающие сбой делителя ца период входного сигнала в ту цлц дру. гую сторону и состояшце из схемы И ц триггера, подключенного одним из своих входов к выходу схемы И, блок управления, дискретный ф азов ращатель, состоящий цз формирователя сдвинутых по фазе импульсных последовательцостей, дешифратора ц реверсивного счетчика, отлттчаюптеес.т тем, что. с целью повышения точности изменения фазы сигнала и снижения требований к быстродействию переключающих узлов дискретного фазовращателя, входы схем И соединены с первым и последним выходамц дешифратора, соответствутощимц минимальному и максимальттохг тцслу в реверсивном счетчике, ц с втходамц реверс блокапоявления.Изд.783 Тираж 473а по делам изобретений и открытий при Совете Москва, Ж, Раушская наб., д, 4/5 Подписноинистров СССР