Вычислительное устройство матричной вычислительной системы

СОЮЗ СОВЕТСКИХСОЦИАЛИС ГИЧЕСКИХРЕСПУбЛИК 181100 5 О.51)5 0 06 15/16 О, 0 ГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО МАТРИЧНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ Изобретение относится к вычислительной технике и может быть применено в вычислительных системах для управлениясложными объектами, технологическими процессами и для решения задач моделирования.Целью изобретения является увеличение быстродействия вычислительного устройства,На фиг,1 представлена структурная схема прототипа; на фиг,2 - структурная схемапредлагаемого вычислительного устройства; нэ фиг.3 - пример реализации блокасвязи.Предлагаемое вычислительное устройство, как и прототип (фиг.2),содержит пер.вый арифметико-логический блок 1,дешифратор 2, блок связи 3, вход дешифратора 2 является входом управления вычислительного устройства. Информационные(57) Изобретение относится к вычислительной технике и может быть использовано при управлении сложными объектами, технологическими процессами и при решении задач моделирования в реальном масштабе времени, Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство содержит Р арифметико-логических блоков, где Р - число групп операций, выполняемых устройством, дешифратор, блок связи между вычислительными устройствами и М шинных формирователей, где М - число вычислительных устройств матричной вычислительной системы. 3 ил. вход и выход первого арифметико-логического блока 1 соединены соответственно с перейми выходом и входом блока связи 3, (М+1)-е информационные вход и выход которого являются входом и выходом вычислительного устройства. В отличие от прототипа предлагаемое вычислительное устройство дополнительно содержит со вто- С) рого по М-й арифметико-логические блоки 1, С) где М - число операций, выполненных вычислительным устройством. Информационные входы и выходы арифметико- .; логических блоков 1 соединены с соответствующими выходами и входами блока связи 3. Выход дешифратора 2 соединен с входом управления блока связи 3.Арифметико-логический блок 1 реализован на микросхеме 556 РТ 16. Дешифратор 2 выполнен на микросхеме 555 ИД 7. Примерреализации блока связи 3 приведен наФормула изобретения Вычисл 14 тельное устройство матричнойвычислительной системы, содержащее пер-вый арифметико-логический блок, дешифратор и блок связи между вычислительными устройствами, при этом вход кода операции 20 устройства подключен к входу дешифратора, первый выход которого подключен к входу кода операции первого арифметикологического блока, первый выход блока связи между вычислительными устройствами -25 к первому информационному входу первогоарифметико-логического блока, информационный вь 1 ход которого подключен к информационному входу блока связи между вычислительными устройствами, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия оно содержит со второго по -й арифметико-логические блоки, где- число групп операций, выполненных устройством, и с первого по (М)-й шинные формирователи, где М - число вычислительных устройств матричной вычислительной системы, при этом с второго по Р-й выходы дешифратора подключенц соответственно к входам кода операции арифметико-логиче 40 ских блоков со второго по Р-й, выходы всехарифметико-логических блоков объединены по схеме МОНТАЖНОЕ ИЛИ и подключены к информационным входам блока связи между вычислительными устройствами и - 45 шинных формирователей с первого по(М)- й, выходы с(Р+1)-го по(М+Р)-й дешифратора подключены соответственно к управляю- и щим входам шинных формирователей с пер-.вого по (М)-й и к управляющему входу блока связи между вычислительными устройствами, первый выход блока связи между вычислительными устройствами ипервые выходы шинных формирователей с первого по (М)-й обьединены по схеме МОНТАЖНОЕ ИЛИ и подключены к первым информационным входам арифметико-логических блоков с первого по Р-Й, вторые вы-,ходы блока связи между вь 1 числительными устройствами и шинных формирователей с Т = ТЛЛБ + ТБЭ == 100 нс30 нс = 130 нс. фиг,З. Блок связи может быть вцполнен на 2 М буферных элементах 4, где М - число арифметико-логических блоков 1 или количество выполняемых операций. Буферный элемент 4 реализован на микросхеме 580 ВА 86,Предлагаемое вычислительное устройство (см, фиг.2) работает следующим образом. Каждый из М арифметико-логических блоков 1 запрограммирован путем прожига на выполнение одной операции, например, - вычислений функций: зп, сов, тц и т,дто есть сколько арифметико-логических блоков 1 содержит вычислительное устройство, столько оно может вычйслить функций. Дешифратор 2 предназначен для выбора операции, которую должно выполнить вычислительное устройство, На вход дешифратора 2 поступает код операции, С выхода дешифратора 2 преобразованный код операции поступает на вход управления блока связи 3 (см, фиг,З), т,е. на входы ОЕ управления третьим состоянием буферных элементов 4 (микросхема 580 ВА 86). При этом (М+1)-е вход и выход блока связи 3 (являютая входом и выходом вычислительного устройства) подключаются через выбранные буферные элементы 4(т.е, через те буферные элементы 4, у которых снято третье состояние по входам А и выходам В) к выходу и входу соответствующего арифметико-логического блока 1, Операнд поступает с входа вычислительного устройства через открывшуюся линию связи на вход арифметико-логического блока 1 (на адресный вход микросхемы 556 РТ 16), где вычисляется функция от операнда, например эи. Код данной функции с выхода арифметикологического блока 1 (выход данных микросхем 556 РТ 16) через другую открывшуюся связь поступает на выход вычислительного устройства, При смене кода операции сни мается третье состояние по входам и выхо дам другой пары буферных элементов 4, операнд проходит на вход другого арифме тико-логического блока 1 и вычисляется дру гая функция.Вычислим потребное для реализаци функции Ь 0 время Т 1 где ТдлБ, ТБэ - время задержки распространения информации соответственно в арифметико-логическом блоке 1 и буферном элементе 4,Для прототипа время вычисления функции тц Т 2 = 5 мс. Вычислим увеличения быстродействияП Т 2 5 мс 4П = - = - =10Т 130 нсПоложительный технический эффект отиспользования предлагаемого вычислительного устройства по.сравненИю с прототипом заключается в увеличении быстродействия в 10 раэ, Положительный "0 технический эффект достигается за счет однотактного характера вычислительного процесса.первого по (М)-й объединены по схеме МОНТАЖНОЕ ИЛИ и подключены к вторым информационным входам арифметико-логических блоков с первого по Р-й, информационные входы с первого по (М)-й устройства подключены соответственно - к информационным входам-выходам шинных формирователей с первого по (М)-й, М-й информационный вход-выход устройства подключен к информационному входу-выходу блока связи между вычислительными устройствами, вход синхронизации которого подключен к входу синхронизации устройства, вход нулевого потенциала которого подключен к входу нулевого потенциала блока связи между вычислительйыми устройствами, при этом блок связи между вычислительными устройствами содержит три регистра и два шинных формирователя, причем информационный вход-выход блока связи между вычислительнымйустройствами подключен к информациойным входамвыходам первого и второго шинных формирователей, выходы которых подключены соответственно к информационным входам первого и второго регистров, выходы кото рых подключены соответственно к первому и второму выходам блока связи между вычйслительными устройствами, информационный вход которого подключен к информационйому входу третьего регист ра, выход которого подключен к информационному входу первого шинногоформирователя, информационный вход второго шинного формирователя подключен к входу нулевого потенциала блока связи 15 между вычислительными устройствами, вход синхронизации которого подключен к входам записи-считывания первого, второго и третьего регистров, управляющий вход блока связи между вычислительными уст ройствами подключен к управляющим входампервого и второго шинныхформирователей,1817100 Составитель М.Парф Техред М,Моргента П.Гер о дактор Т,Ивано о Про ственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 10 Заказ 1723 ВНИИПИ Госуд Тираж твен ного комитет 113035, Москва, Подписноепо изобретениям и открытиям при ГКНТ СССР35, Раушская наб 4/5