Устройство для функционального контроля больших интегральных схем

(19) (1)013131 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ К АВТОРСКОМУ СВ ЗОБР ЛЬСТВУ идетельство СССР01 к 3 1/38, 1987етельство СССР01 К 31/28, 1985,; (21) 4620519 Л 1(56) Авторское сГ 1674017, кл,Авторское сви1". 1291905, кл, Г л, Г 32довательский и конлогический институт электронной аппара" ектронной,техникиВ,В.Данилов(54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГОКОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЬХ СХЕМ(57) Сущность изобретения: устройство содержит клеммы для подключенияобъекта контроля 1, два аналоговыхкомпаратора 2, 3, блок 4 синхронизации, блок 5 тестовых воздействий,блоки 6, 7 программируемой задержки,два блока 8, 9 памяти, П-триггеры 1016, решающий блок 17, согласующийблок 18 Формирователь 19 импульсов, выход 20 устройства, входы-выходы ЗВМ 21. 1 ил,1758611 Предположим, цто с момента временигпроверяемая БИС по одному выводуявляется источником (генератором)Выходнои информации, Блок 4 синхронизации вь 1 рабатывает тактовые импульсы с периодом следования Т, Приэтом блок 5 тестовых воздействийвырабать 1 вает сигналы эталонной ин 10 Формации на Л-вход триггера 14 исигнал "Разрешение контроля" - наР-вход триггера 15, Иа С-входы указанных 0-триггеров подаются от блока4 синхронизации тактирующие импуль 15 сы, осуществляющие временную привязку эталонной информации и сигналов"Разрешение контроля" к началу такта контроля. Кроме того, блок 5 тестовых воздействий вырабатывает сигнал установки Формирователя 19 импульсов в "третье" состояние характеризующееся высоким выходным импедансом, При этом Формирователь 19импульсов отключается от выхода контролируемой БИС, контролируемая БИСпо данному выводу Формирует выходнойсигнал, поступающий на вход аналоговых компараторов 2 и 3,Аналоговые компараторы 2 и 3 осу-,30 ществляют сравнение выходного сигнала БИС с опорными уровнями 0 ии 00 , Выходная информация с анаОП 2логовых компараторов поступает наинформационные входы блоков 8 и 9памяти, Рля упрощения описания работыустройства будем считать, цто выходная информация аналоговых компараторов 2 и 3 на обоих выходахсовпадает по уровням и временным па"40 раметрам, На информационные входыблоков 8 и 9 памяти через блоки 67программируемой задержки поступаютстроб-импульсы с выходов блока 4 синхронизации, Рначение задержки стробимпульсов относительно начала тактаконтроля (совпадающего с фронтом тактирующих импульсов) можно определить по следующим формулам: гадал = гмд + гмй гщвА, = Б Т+ гсц, о 1 гьада пга + гзаАоаг д,Изобретение относится к контрольно-.измерительной технике и можетбыть использовано для контроля больших интегральных схем.Целью изобретения является повышение достоверности контроля за счетисключения зон неопределенности навысоких частотах.На чертеже изображена функциональная схема устройства,Устройство содержит клеммы дляподключения объекта контроля (контактный блок) 1, аналоговые компараторы 2 и 3, блок 4 синхронизации,блок 5 тестовых воздействий, блоки6 и 7 программируемой задержки, блоки 8 и 9 памяти, Р-триггеры 10-16,решающий блок 17, согласующии блок1 З,формирователь 19 импульсов, выход 20 устройства, входы-выходы отЭВИ 21 с соответствующими связями,Устройство работает следующимобразом,В контактный блок 1 помещаетсяобъект контроля (большая интегральная схема (БИС, Перед началом работы из ЭВИ осуществляется записьинформации в блок 4 синхронизации,блок 5 тестовых воздействий, решающий блок 17, блоки 6 и 7 программируемой задержки. В блок 4 синхронизации заносится информация овременных параметрах формируемыхсигналов (о величине периода, задержки и длительностей), поступаю".щих на блок 5 тестовых воздействий,В блок 5 тестовых воздействий записывается программа функциональногоконтроля БИС, начальный и конечныйадреса контроля, последовательностьсигналов установки Формирователя 19в "третье" состояние, эталонной информации и сигналов "Разрешение контроля". Осуществляется установка уровнейопорных напряжений 00 и 00 аналоговых компараторов 2 и 3 и уровнейлогических сигналов формирователя19 импульсов (Поп- уровень логического "0", 11 ОП - уровень логической"1"), Решающий блок 17 устанавлива"ется в режим "Контроль", В этом режиме решающий блок 17 вырабатываетгде гсигнал "Годен" в случае совпадения 5 Эа 4выходной информации БИС с эталоннойинформацией и сигнал "Брак" в случаеотличия выходной информации БИС отэталонной информации,значение задержки строб- импульсов на входе блоков 8 и 9 памяти относительно начала такта контроля; значение задержки строб 5 17импульсов на выходе блока4 синхронизации,с- значение задержки стробимпульсов блоками 6 ипрограммируемой задержки,И и и - натуральные числа,Т - значение длительности пеКриода опорной частоты,г. - значение приращения време 3ни задержки блоков 6 и 7программируемой задержки,начальное значение задержки строб-импульса навыходе блока 4 синхронизации при значении И=О,тО - начальное значение задержки блоков 6 и 7 программируемой задержки прип=О,Для правильной работы устройствазначение сдолжно быть примерноравным половине длительности периодаопорной частоты, а значение максимальной задержки строб-импульсов навыходе блока 4 синхронизации должнобыть меньше на значение периода опорной частоты по сравнению с длительностью такта контроля. Блоки 8 и 9 памяти осуществляют временную привязку информации, поступающей с аналоговых компараторов 2 и 3, к строб-импульсу со сдвигом на три такта контроля. С целью обеспечения нормальной работы устройства следует учитывать это обстоятельство при составлении тестовой таблицы контроля, т.е, ожидаемая эталонная информация должна записываться в блок.5 тестовых воздействий со сдвигом на три такта, Информация с выходов 0-триггеров 12-15 поступает на входы решающего блока 17, который в случае либо совпадения информации, либо наличия в данном такте контроля сигнала разрешения контроля вырабатывает сигнал Тоден", в противном случае решающий блок 17 вырабатывает сигнал "Брак", Сигнал с выхода решающего блока 17 поступает на Р-вход триггера 16. Сигнал с выхода П-триггера 16 поступает на вход ЭВМ через согласующий блок 18, который в зави" симости от алгоритма работы устрой" ства принимает решение либо о прекра" щении контроля, либо о продолжении контроля до полного завершения и индикации результата контроля, Кроме58611 основного режима (режима контроля БИС) предлагаемое устройство имеет ряд вспомогательных режимов, например режим "Считывание информации с проверяемой БИС", режим "Проверка результатов контроля", ре им "Проверка эталонной информации" и т,д.В режиме "Считывание информации с проверяемой БИС" предгагаемое устО ройство работает следующим обраэол 1.В контактное устройство помещаетсяобъект контроля, Перед началом работы из ЭВМ осуществляется запись информации в блок 4 синхронизации, блок5 тестовых воздействий, решающий блок17, блоки 6, 7 програлмируелой задержки, Осуществляется установкауровней опорных напряжений Б иПоп и уровней логических сигналов 15 20 роля), Соответствующие сигналы свыхода П-триггера 16 поступают че" рез согласующий блок 18 в ЭВМ, где 50 проверяются на соответствие эталонной информации, хранящейся в памяти ЭВМ,Формула изобретенияУстройство для Функциональногоконтроля больших интегральных схем,содержащее клеммы для подключения формирователя 19 импульсов,Решающий блок 17 устанавливается врежим тСчитывание информации с проверяемой БИС", В этом режиме решающий 25 блок пропускает на Л-вход Л-триггера16 информацию либо с выхода -триггера 12, либо с выхода 0-триггера 13.Эта информация соответствует выходной информации от объекта контроля.30 Выходная информация с выхода 0-триггера 16 записывается цереэ согласующий блок 18 в память ЭВМ. Указанныйрежим позволяет по заведол 1 о годнойБИС составлять таблицу истинности.Режим "Проверка эталонной информации" и "Проверка сигналов контроля" позволяют оперативно проверитьэталонную информацию или сигналыконтроля. В этом случае решающий 4 О блок 17 устанавливается либо в режим "Проверка эталонной информации"либо в режим "Проверка сигналов контроля", При этом решающий блок. 17пропускает на 0-вход й-триггера 16 4 информацию либо с выхода -триггера14 (эталонная информация), либо свыхода 0-триггера 15 (сигналы контЗаказ 2999 ТиражПодписноеВНИИПЯ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 13035, Иосква, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,101 объекта контроля, первый и второйкомпараторы, первый, второй, третий, четвертый и пятый Э-триггеры,входы-выходы от ЭВИ, согласующииблок, блок синхронизации, блок тес"товых воздействий, формировательимпульсов, выход которого соединенс клеммами для подключения объектаконтроля и с первыми входами пер рвого .и второго компараторов, вторыевходы которых соединены соответственно с первым и вторым источникамиопорных напряжений, первый выходыблока тестовых воздействий соедине"нц с первыми входами формирователя импульсов, второй и третий входыкоторого соединены соответственно стретьим и четвертым источниками опорных напряжений, вцходы согласующегоблока соединены с входами блока синхронизации и первыми входами блокатестовых воздействий, второй и третий выходы которого соединены со"ответственно с Э-входами первого и 25второго Э-триггеров, С"входы которыхобъединены и соединены с первым выходом блока синхронизации, второйвыход которого соединен с вторым входом блока тестовых воздействий, вы"ход третьего Р"триггера соединен свыходом устройства, о т л и ч а ю"щ е е с я тем, что, с целью повыше"ния достоверности контроля, в неговведены первый и второй блоки памя" ти, шестой, седьмой, Р-триггеры,решающий блок, первый и второй блокипрограммируемой задержки, первыевходы которых соединены с выходамисогласующего блока, а вторые входы "с третьим и четвертым выходами блокасинхронизации и С-входами четвертогои пятого Р-трИггеров соответственно,Р-входы которых подключены к выходампервого и второго блоков памяти,первые входы которых соединены с выходами первого и второго компарато"ров соответственно, выходы первогои второго блоков программируемой задержки соединены соответственно с вторыми входами первого и второго блоковпамяти, выходь 1 четвертого и пятогоР-триггеров соединенц соответственнос Р-входами шестого и седьмого Р-триггеров, С-входы которых подключены кС"входам первого, второго и третьегоЭ-триггеров и к первому выходу блокасинхронизации, выходы первого, второго, шестого и седьмого Э-триггеровсоединены соответственнос первымвторым, третьим и четвертым входамирешающего блока, выход которого соединен с Э-входом третьего Р-триггера,выход которого соединен с входом согласующего блока, пятые входы ре"шающего блока подключены через согласующий блок к входам"выходамот ЭВИ,