Матричное устройство для возведения в квадрат

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) 5 О 51)з 6 06 Е 7/552 ГОСУДАРСТВЕННЬПО ИЗОБРЕТЕНИПРИ ГКНТ СССР КОМИТЕТИ ОТКРЫТИЯМ тно-конструктор сского политехии лин, А.В, Дрозд,н ДЛЯ В числителььзовано в ль изобреи функциодержит операнда,ОПИСАНИЕ ИЗОБР К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Специальное проекское бюро "Дискрет" Одеческого института(56) Авторское свидетельство ССВ 842804, кл, 6 06 Е 7/552, 1979Авторское свидетельство ССМ 1600541, кл. С 06 Р 7/552, 198(57) Изобретение относится к выной технике и может быть исполарифметических устройствах. Цетения - повышение достоверностонирования. Устройство сквадратор, коммутатор, регистр Изобретение относится к вычислитель- технике и может быть использовано для ведения чисел в квадрат с контролемнкционирования во время простоя;Цель изобретения - повышение достоверности функционирования.На фиг. 1 представлена схема матричного устройства для возведения в квадрат с контролем (для и = 6); на фиг, 2 - временная диаграмма работы исправного устройства в контрольном режиме (для и = 6),Устройство (см. фиг. 1) содержит коммутатор 1, регистр 2 операнда, элемент И 3, элемент ИСКЛ ЮЧАЮЩЕ Е ИЛИ 4, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5, квад 1686439 А элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй триггеры, элемент ИЛИ, регистр результата, первый и второй сумматоры, схему сравнения со связями. Устройство работает в двух режимах: рабочем и контрольном, В рабочем режиме операнд с входа операнда поступает на регистр операнда, а в регистре результата регистрируется значение квадрата операнда, вычисленное на квадраторе. В контрольном режиме сигналы с выходов младших разрядов второго сумматора через коммутатор поступают на вход регистра операнда, В результате происходит самотестирование устройства на всех возможных значениях операнда. Схема сравнения сравнивает значение старших разрядов второго сумматора 13 с инверсией его младших разрядов, а на первом триггере 8 регистрируется сигнал ошибки. 2 ил,ратор б, выход 7 результата устройства, первый триггер 8, элемент ИЛИ 9, второй триггер 10, регистр 11 результата, первый и второй сумматоры 12 и 13, схему 14 сравнения вход 15 операнда устройства, вход 16 начальной установки устройства, тактовый вход 17 устройства, выход 18 сигнала ошибки устройства, выход 19 "Конец теста" устройства, Квадратор б реализован и функционирует так, как это описано в аналоге.Устройство (см. фиг. 1) работает в двух режимах; рабочем и контрольном, В рабочем режиме на выходе второго триггера 10 устанавливается сигнал логического нуля, который, поступая на вход управления -коммутатора 1, позволяет прохождение операнда с входов разрядов входа 15 операнда на входы разрядов регистра 2 операнда. Сигнал логического нуля на вором входе элемента И 3 обеспечивает прохожде ние разрядов операнда с выходов разрядов регистра 2 операнда через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы без изменения, С выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы операнд поступает на входы 10 разрядов входа квадратора 6, который фоомирует на выходах разрядов выхода значение результата, записываемое а регистр 11 результата, который работает по тому же синхросигналу, что и регистр 2 операнда, 15 поскольку на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 4 этот синхросигнал в рабочем режиме не инвертируется, Разряды результата с выхода регистра 11 результата поступают на выход 7 результата устройства. В конт рольный режим устройство пеоеходит при поступлении сигнала начальной;становки на вход 16 начальной установки (см, фиг, 2), Сигнал начальной установки сбрасывает первый триггер 8, регистр 2 операнда и ус танавливает инверсный выход второго триггера 10 в состояние логической единицы, Этот сигнал логической единицы переключает коммутатор 1, разрешает прохождение синхросигнала через элемент И 3 на синх роаходы первого триггера 8, второго триггера 10 и вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы, которые одну часть периода синхронизации работают как повторители, а другую - как инверто ры, что позволяет в течение одного периода синхросигнала на их выходах получать прямое и инверсное значение операнда. Обозначим значение операнда, хранящегося в регистре 2 операнда, через Х, Тогда при 40 высоком уровне синхросигнала на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы появляется операнд Х, а при низком уровне - Х. Результат Х принимается регистров211 результата, а на первом сумматоре 12 45 вычисляется разность Х - Х . На втором сумматоре 13 вычисляется выражение Х - Х + 2"Х + Х + 1, или Х - Х+ (2" - 1)Х, 2" - 1)Х поступает на вход второго слагаемого сумматора 13. 50Поскольку Х - Х = (Х - Х)(2" - 1), то Х - Х + (2" - 1)Х=: (2" - 1)Х, Так как (2" - 1)Х = 2"(Х)+ (Х -1), то на схеме 14 сравнения (см, фиг. 2) поразрядно сравниваютсяя старшие и младшие разряды суммы, 55 вычислеНной вторым сумматором 12, Одновременно, так как (2" - 1) Х = 2(Х - 1) + Х + 1, на регистр 2 операнда принимается следующий операнд Х + 1, Поскольку а начале контрольного режима Г(= О, то Х будет иэменяться от 0 до 31 (для и = 6), а Х соответственно - от 63 до 32, При Х = 32, а Х = 31 на выходах младших разрядов первого сумматора 12 вырабатывается значение Х+ 1 =32, т, е. седьмой разряд суммы на выходе второго сумматора 13 принимает значение логической единицы, что является признаком ,окончания контрольного режима. Значение логической единицы через элемент ИЛИ 9 поступает на информационный вход второго триггера 10, который, переключаясь, возвращает устройство в состояние, соответствующее рабочему режиму, При возникновении ошибки сигнал логической единицы с выхода схемы 14 сравнения поступает на информационный вход первого триггера.8 и через элемент ИЛИ 9 - на информационный вход триггера 10, т, е. на аь 1 ходе 18 ошибки сигнала появляется сигнал логической единицы, соответствующий наличию ошибки в работе устройства, а на выходе 19 "Конец теса" - сигнал логический нуль, соответствующий окончанию контрольного режима, Таким образом, при обнаружении ошибки устройство переводится в рабочий режим, так как сигнал логического нуля с выхода второго триггера 10 блокирует прохождение синхросигнала через элемент И 3, разрешает их прохождение через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 без инвертирования и переключает коммутатор 1 а состояние коммутации на вход регистра 2 операнда сигналов с входа 15 операнда.Формула изобретения Матричное устройство для возведения в квадрат, содержащее элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, каадратор, первый триггер, регистр операнда, регистр результата и схему сравнения, причем выход схемы сравнения соединен с информационным входом первого триггера, вход установки в "О" которого соединен с входом установки в ."О" регистра операнда и входом начальной установки устройства, тактовый вход которого соединен с входом разрешения записи регистра операнда, выход регистра результата является выходом результата устройства, выходы разрядов выхода квадратора соединены с входами соответствующих разрядов информационного входа регис 1 ра результата, выход первого триггера является выходом сигнала ошибки устройства, о т л и ц а ю щ е е с я гем, что, с целью повышения достоверности функционирования, оно содержит коммутатор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ, второй триггер, пеовый и второй сумматоры, причем выходы младших разрядов выхода суммы второго сумматора соединены с еходами разрядов первого входа схемысравнения и входами разрядов первого информационного входа коммутатора, второй информационный вход которого соединен с входом операнда устройства, выход коммутатора соединен с информационным входом регистра операнда, выходы разрядов которого соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с входами соответствующих разрядов входа квадратора, выход регистра результата соединен с входом первого слагаемого первого сумматора, выход суммы которого соединен с входом первого слагаемого второго сумматора, выходы старших разрядов выхода суммы которого соединены с входами разрядов второго входа схемы сравнения, выходы разрядов выхода квадратора соединены с инверсными входами соответствующих раз- рядов входа второго слагаемого первого сумматора, вход переноса которого соединен с входом переноса второго сумматора и входом уровня логической единицы устройства, вход начальной установки которого соединен с входом установки в "0" второго триггера, информационный вход которого соединен с выходом элемента ИЛИ, первый и зторой входы которого соединены соот ветственно с выходом (и + 1)-го (и - разрядность операнда) разряда выхода суммы второго сумматора и выходом схемы сравнения, тактовый вход устройства соединен с первыми входами элемента И и элемента 10 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с управляющим входом коммутатора, инверсным выходом второго триггера и выходом "Конетеста" устройст.ва, выход элемента И соединен с вторыми 15 входами эле, ентов ИСКЛЮЧАЮЩЕЕ ИЛИгруппы, входами разрешения записи первого и вторагс триггеров, выход элемента ИСКЛЮЧАЮЦЕЕ ИЛИ соединен с входом разрешения записи регистоа результата, 20 выход К-го К = 1 - и) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединен с прямым входом К-го разряда и инверсным входом (и+ К)-го разряда входа второго слагаемого второго сумматора.25